基于IP核的数选式浮点矩阵相乘设计

本文根据数选式矩阵运算特点,结合低阶矩阵运算IP核,采用将IP核嵌入到数选矩阵中,同时添加浮点加法运算的方法,实现浮点矩阵相乘.在节省资源消耗的同时提升了系统性能,并将改进的浮点矩阵运算在FPGA中实现.仿真结果表明该设计可行,具有一定的实际意义和应用前景.     

优化多项式回归的四带图像偏色校正算法

鉴于三元一次多项式回归的四带图像偏色校正算法存在的局限性,为了更好地解决红外串扰的RGBIR四带图像偏色问题,从多项式回归算法的样本、数据类型及校正模型3个方面来提高四带图像的偏色校正效果;为了使得到的校正算法更佳稳健,从增加算法训练样本以及将数据转为有符号浮点型像素值来建立校正模型;根据RGB图像灰阶表达的非线性特性,将三元一次模型改为三元二次模型.实验证明,本文提出的优化方法,使得四带图像的偏色校正效果得到提高.     

基于Microblaze处理器的浮点内积运算设计

浮点内积运算在信号处理与图像处理中有着广泛的应用,本文利用软核处理器灵活性和可扩展性的特点,介绍了基于Microblaze处理器的浮点内积运算结构,设计采用IEEE-754双精度浮点数,通过对DSA电路改进设计出了适合于内积运算的累加电路结构。通过EDK设计平台,在SOPC系统中把内积运算单元通过FSL总线挂载到Microblaze软核处理器上,实现了硬件单元的调用。     

STC12C5A60S2与PC机的交流电机闭环调速系统

采用宏晶STC12C5A60S2 (1T)高速单片机和PC机设计了三相异步电机闭环变频调速系统.系统分为下位机和上位机两部分.下位机以STC12C5A60S2单片机为核心,采用片上A/D转换器实现转速给定和反馈;采用D/A转换芯片输出模拟电压,控制西门子工业变频器实现调速.PC机作上位机,采用Visual BASIC配...     

Ch平台在交互式程序设计教学中的应用

Ch交互式解释型运行平台不仅可以给教师提供一个能够充分解释C语言中抽象难以理解的概念的平台,而且可以提供让学习者很快上手,验证并进行显式化抽象概念的运行开发调试平台。本文列举了C语言中的难点如指针、数组、变量作用域、函数及其参数和浮点数等实例,说明教学中如何借助交互式解释型Ch平台的优势来显式化这些理论概念并加以理解,最后分析了近几年来我校采用该平台所取得的教学效果。     

基于FPGA的可配置浮点向量乘法单元设计实现

针对目前采用IEEE 754浮点标准设计的FPGA浮点运算器中吞吐率与资源利用率低等问题,提出一种运算精度与运算器数量可配置的并行浮点向量乘法运算单元。通过浮点运算器的指数、尾数位数可配置化设计,提高系统资源利用率,并将流水线技术与并行结构结合,提高数据吞吐率。以EP4CE115型FPGA为测试平台,当配置10组FP14运算器时,系统的逻辑资源占用约为4.2%,峰值吞吐率可达4.5 GFLOPS。结果表明,提出的浮点向量乘法单元有效提高了FPGA资源利用率与运算吞吐率,同时具有高度的可移植性与通用性,适用于FPGA向量乘法运算的加速。     

浅析C语言中的浮点数

浮点数是C语言中重要的一种数据类型,浮点数使用不当就会导致程序运行错误,浮点数的使用是C语言的一个难点.总结了C语言中浮点数的存储格式、存储误差,举例说明了实数和C语言浮点数之间的相互变换,并通过简洁的C程序在Turbo C 2.0环境下进行了验证,最后给出了浮点数使用时的几点建议.     

DCS中浮点数精度对控制算法的影响

在DCS中,主控单元模块的数据存储资源有限,为了节省数据的存储空间,开发算法块时尽可能使用低精度的数据类型。由于浮点运算超过精度能表示的范围就需要近似或舍入,这样就会产生误差,对于一些涉及到复杂运算的算法,数据精度不足有时会造成算法计算错误。所以在算法测试过程中,应包含数据精度方面的测试。     

A Decimal Floating-Point Divider Using Newton–Raphson Iteration

Increasing chip densities and transistor counts provide more room for designers to add functionality for important application domains into future microprocessors. As a result of rapid growth in financial, commercial, and Internet-based applications, hardware support for decimal floating-point arithmetic is now being considered by various computer manufacturers and specifications for decimal floating-point arithmetic have been added to the draft revision of the IEEE-754 Standard for Floating-Point Arithmetic (IEEE P754). In this paper, we presents an efficient arithmetic algorithm and hardware design for decimal floating-point division. The design uses an efficient piecewise linear approximation, a modified Newton–Raphson iteration, a specialized rounding technique, and a simplified decimal incrementer and decrementer. Synthesis results show that a 64-bit (16-digit) implementation of the decimal divider, which is compliant with the current version of IEEE P754, has an estimated critical path delay of 0.69 ns (around 13 FO4 inverter delays) when implemented using LSI Logic’s 0.11 micron Gflx-P standard cell library.

基于FPC和区间编码的工业浮点数据的压缩传输

为解决大量工业浮点数据在GPRS网络上传输时实时性降低的问题,提出了基于科学计算双浮点数压缩算法（FPC）与区间编码相结合的无损压缩方法IFPC实现工业浮点数据的压缩传输及解压缩。先对FPC算法与通用无损压缩算法应用在浮点数部分时的压缩效果作实验对比,实验结果表明FPC算法相比于通用的无损压缩算法在浮点数压缩上具有较好的压缩率以及较短的压缩与解压缩时间。将FPC算法与区间编码结合后的IFPC算法对整个数据域压缩与解压缩的实验结果表明,所提出的方法相比通用无损压缩算法,压缩率最低可提高7.6%,压缩时间最低可减少49.1%,综合传输时间减少了21.3%,提高了传输实时性。