浮点数用法分析

分析了IEEE754标准浮点数的存储格式、在数轴上的分布、最大值、最大间隔以及有效数字,总结了浮点数使用时的原则.     

汽车控制器开发中定点接口与浮点模型的结合

在遵循ISO26262三层安全架构下,汽车控制器位于第二层的扭矩监控功能软件开发中,对参与计算的输入／输出变量提出更高的安全要求。底层接口是基于安全内存开发的定点接口,上层基于Simulink开发的浮点数扭矩监控模型生成的C代码,在二者进行软件集成时会发生冲突。通过几种解决方案的对比,优选出一种通过修改TLC脚本控制TRW代码生成的解决方案,从而实现了对Simulink建模开发工程师无任何额外工作的负担,满足ISO26262对安全功能的要求,同时成功解决底层软件与控制策略层开发的矛盾,在项目中获得了良好的应用效果。     

Using Ginkgo's memory accessor for improving the accuracy of memory-bound low precision BLAS

The roofline model not only provides a powerful tool to relate an application's performance with the specific constraints imposed by the target hardware but also offers a graphic representation of the balance between memory access cost and compute throughput. In this work, we present a strategy to break up the tight coupling between the precision format used for arithmetic operations and the storage format employed for memory operations. (At a high level, this idea is equivalent to compressing/decompressing the data in registers before/after invoking store/load memory operations.) In practice, we demonstrate that a “memory accessor” that hides the data compression behind the memory access, can virtually push the bandwidth-induced roofline, yielding higher performance for memory-bound applications using high precision arithmetic that can handle the numerical effects associated with lossy compression. We also demonstrate that memory-bound applications operating on low precision data can increase the accuracy by relying on the memory accessor to perform all arithmetic operations in high precision. In particular, we demonstrate that memory-bound BLAS operations (including the sparse matrix-vector product) can be re-engineered with the memory accessor and that the resulting accessor-enabled BLAS routines achieve lower rounding errors while delivering the same performance as the fast low precision BLAS.     

单片微型计算机多字节浮点除法快速扫描运算的实现

在单片微型计算机浮点运算中,对高精度多字节的浮点数据一般采用的是标准边减边移位（试商）的方法,操作时间满足不了快速运算的需要,本文介绍了一种快速扫描的浮点除法方法。     

基于FPGA自主控制浮点加减乘除控制器设计

为实现一种多浮点操作数乘法运算的自主运算控制器,提出了一种基于FPGA并行操作的硬连接电路的多浮点数乘法运算控制器及其时序控制的方法,该控制器对一条多浮点操作数乘法运算指令的命令字和多浮点操作数连续写入并存储,在内部时序脉冲作用下,可以自主完成读出浮点操作数执行乘法运算,写入存储多浮点操作数过程与执行乘法运算命令的过程能够并行进行;在控制器执行乘法运算命令过程中,系统可以读出执行命令过程中的中间结果和最终运算结果;论述了该控制器的电路构成和基本原理,分析命令字与多操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率为250MHz,从输入到输出端口最小延时是3.185ns,最大延时是15.336ns,且能够自主完成浮点数乘法运算。     

一种快速SIMD浮点乘加器的设计与实现

本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。     

基于FPGA的高精度科学计算加速器研究

探索了 FPGA平台加速高精度科学计算应用的能力和灵活性.首先,研究科学计算中最常用的操作——向量内积,提出基于定点操作的精确向量内积算法.以IEEE 754-2008标准的四精度(Quadruple Precision)浮点算术为例,在FPGA平台上设计了一个基于全展开方法的全流水四精度浮点乘累加单元(QPMAC):提出两级存储策略精确存储乘累加和;采用保留进位累加策略减少定点加法器位宽、简化进位处理、优化关键路径;引入累加和划分策略,实现流水吞吐率.最后,在XC5VLX330 FPGA芯片上设计一个LU分解和MGS-QR分解加速器原型来验证QPMAC的性能.实验结果表明,与运行在Intel四核处理器上的基于OpenMP的并行算法相比,集成4个QP-MAC单元的加速器能获得42倍到97倍的性能提升,并且能获得更高结果精度和更低能量消耗.     

浮点乘法器中的舍入方法研究

文章针对浮点乘法器中的尾数舍入方法进行了研究,提出了一种基于预测和选择的快速舍入方法。相对于传统的舍入方法,这种方法通过预测和选择来实现快速舍入,舍入过程相对简单,减小了实现时的硬件开销和关键路径延时,明显地提高了浮点乘法器的性能,并且精度越高,性能提高的空间越大。     

The SUPRENUM vector floating-point unit

The paper describes the implementation of a high-performance 64-bit vector floating-point unit. This implementation consists of a microcontroller, coprocessor interface (for the 68020), DMA controller, various specialised memories, and the Weitek floating-point processors.