NIOS浮点运算定制指令的实现

为提高NIOS系统的浮点计算效率,使用Verilog语言实现了单精度浮点数加减及乘法运算的功能模块,并通过波形验证其功能,依据NIOSⅡ定制指令的制定规范,将这一功能添加到SOPCBuilder中,扩展出新的基于硬件电路的浮点运算指令,使之在NIOS软件环境中得到应用。通过NIOSⅡ本身软件浮点计算和新增硬件指令进行运算结果和时间上的对比,证实硬件指令计算的优越性,为NIOS下的浮点运算提供了更有效率的选择。     

32位高性能浮点乘法器芯片设计研究

介绍了FFT（快速傅里叶变换）系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比：经典的阵列式结构和改进Booth编码的树状4：2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL（寄存器传输级）描述,并在Quartus Ⅱ平台下完成了FPGA（现场可编程门阵列）仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC0．18μmCMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250MHz。     

一种高精度、高指令密集度开放式异常处理方法

根据IEEE754／854标准,微处理器浮点单元的异常类型繁多,产生异常的原因和处理方式也比较复杂。因此浮点单元的设计中经常面临异常难以捕获的问题。本文提出一种高精度、高指令密集度开放式异常处理方法,保证了异常检测的完备性,减少了面积和功耗,加快了指令执行速度。     

浮点乘法器中的舍入方法研究

文章针对浮点乘法器中的尾数舍入方法进行了研究,提出了一种基于预测和选择的快速舍入方法。相对于传统的舍入方法,这种方法通过预测和选择来实现快速舍入,舍入过程相对简单,减小了实现时的硬件开销和关键路径延时,明显地提高了浮点乘法器的性能,并且精度越高,性能提高的空间越大。     

去偏转换量测Kalman滤波器的FPGA实现

去偏转换量测卡尔曼滤波在雷达目标跟踪系统中有着广泛的应用,针对某型超近程主动防护系统的研制与开发,设计了基于现场可编程门阵列的去偏转换量测卡尔曼滤波器.针对超近程主动防护系统的高精度和实时性的要求,该设计采用结构化设计思想,利用现场可编程门阵列实现浮点去偏转换量测卡尔曼滤波器的设计.在保证实时性的前提下,在模块内部对运...     

基于“魂芯一号”的自适应截位浮点乘法实现

针对雷达信号处理中的高精度浮点矩阵运算的需求,设计了一种自适应截位的复数矩阵乘法的新算法,将浮点数据按照指定规则转化为定点格式,从而最大程度地保留计算精度,满足高精度算法的需求,并在国产高性能处理器———“魂芯一号”上编程实现。同时,将新算法分别与“魂芯一号”浮点算法、TS201浮点算法进行对比,新算法从精度和误差分布上都有明显优势,说明新算法是有效可行的,最终在某型号雷达上使用。     

浮点数用法分析

分析了IEEE754标准浮点数的存储格式、在数轴上的分布、最大值、最大间隔以及有效数字,总结了浮点数使用时的原则.     

Parallel Error Detection for Leading Zero Anticipation

The algorithm and its implementation of the leading zero anticipation （LZA） are very vital for the performance of a high-speed floating-point adder in today＇s state of art microprocessor design. Unfortunately, in predicting ＂shift amount＂ by a conventional LZA design, the result could be off by one position. This paper presents a novel parallel error detection algorithm for a general-case LZA. The proposed approach enables parallel execution of conventional LZA and its error detection, so that the error-indicatlon signal can be generated earlier in the stage of normalization, thus reducing the critical path and improving overall performance. The circuit implementation of this algorithm also shows its advantages of area and power compared with other previous work.     

80位浮点运算的编译实现与优化

本文介绍了80位浮点运算的编译实现技术,在IA-64平台上针对一套科学计算测试程序进行了性能瓶颈分析。利用IA-64体系结构特点,改进和实现了用户定义函数的自动内联、高级循环变换、数据预取、80位浮点数学库函数内联扩展四种编译优化。测试结果表明,这些优化手段显著提高了80位浮点运算的串行性能和并行性能。