基于FPGA的温度控制系统设计与实现

基于FPGA与温度传感器DS18B20设计实现了单回路水箱温度PID控制系统。软件主要包括PID控制算法及PWM波产生模块、DS18B20驱动模块、数码管显示驱动模块等3个模块。仿真结果验证了设计的正确性。实验结果表明,系统输出温度达到微小超调的稳定控制要求,体现了该设计方法的有效性和实用性。     

基于UDP的工业CT数据传输系统

目前工业CT探测采集传输系统探测器数量多、传输距离长、数据量大,传统的数据传输系统很难低成本地同时满足远距离传输和高速传输。文中设计了一种数据传输系统,将UDP协议用verilog编程的方式在FPGA中实现。在兼顾低成本的同时又很好地协调了远距离传输和高速传输之间的矛盾。     

一种基于FPGA和超声波的虚拟电子琴设计

介绍了一种以FPGA为核心控制部件、运用超声波测距技术在空间中形成虚拟琴键,使用分频方式实现7个音阶的虚拟电子琴。经过ModelSim仿真测试与实物调试,该电子琴能较好地实现音乐弹奏功能,结构简单,娱乐性强,具有一定的市场推广价值。     

基于FPGA的PCI总线目标接口IP核的设计

在芯片设计中采用IP(intellectual property)技术是IC设计发展到SOC时代的必然选择,建立IP库能为以后的设计节省大量的人力,提高设计效率.基于这样的思想,针对PCI接口使用的广泛性,讨论了基于FPGA的PCI总线目标接口IP核的设计技术.从PCI协议的介绍、总体设计思路、各功能模块设计、电路仿真等角度对IP核的设计方法进行了介绍,并着重介绍了状态机的设计.仿真的结果表明,该IP核在功能和时序上符合PCI技术规范,达到了预定的目标.     

基于FPGA的Huffman编码器的设计

针对图像编码压缩的问题,提出了一种基于FPGA的Huffman编码.仿真结果表明该编码方法的压缩率非常明显,一个128 bit的数据最终可压缩至29 bit,这样对于原数据的存贮及传输所要处理的数据量就减小了很多,提高了存储和传输的效率.     

一个面积优化的高速RS(255,239)译码器VLSI设计

基于改进的Euclid算法,提出了一种仅含两个折叠计算单元的结构,并用三级流水线结构整体实现以提高吞吐率.将常规有限域乘法器转化到复合域中实现,降低了芯片的复杂性和关键路径延迟.以RS(255,239)为例,基于TSMC 0.18标准单元库的译码器电路规模约为20 614门,在相同纠错能力下,该结构相比较于传统的并行脉动阵列结构,其硬件复杂度可减少60%左右.     

高速异步FIFO设计

文章介绍了异步FIFO的整体结构、功能和工作原理以及具体的异步FIFO设计方法,分析并解决了数据在不同时钟域之间进行传输时产生的亚稳态问题,着重对判断空／满逻辑电路进行了分析设计。改善了传统需要增加状态位来判断空／满状态的设计方案,提出了一种新的空／满判断方法,同时还给出了部分异步FIFO设计的verilog源代码。最后提供了计算FIFO存储器字数目的相关公式,为FIFO存储器字的大小设计提供了参考。     

8B/10B编解码的IP核设计

研究了8B/10B编码的编码特点和内在相关性,并在此基础上介绍了一种用Verilog HDL设计8B/10B编解码逻辑描述的方法,将其嵌入到FPGA中或设计成ASIC,可构成一个资源使用少、速度快、可靠性高的IP核.文中着重介绍8B/10B编解码总体设计方案,详细描述其内部工作原理和实现.最后给出在Altera公司软件平台QuartusⅡ上进行EDA的综合和仿真结果.     

一种用于三维图像压缩的3D DCT硬件结构

设计实现了一种用于多视点三维图像压缩的三维离散余弦变换(3D DCT)。该电路结构需要3N^2／2个乘法器和5N^2／2 7N／2个加法器来实现NxNxN点DCT运算。为了提高系统处理效率，电路采用了流水线结构，数据吞吐率为N点每周期。整个电路采用模块化的设计方法，并用Verilog硬件描述语言对所设计电路的功能进行了仿真验证。     

基于FPGA的I~2C控制器的实现及其在音频编解码中应用

本文分析了I2C串行总线的数据传输机制,采用硬件描述语言verilog在行为级描述了I2C总线控制器在FPGA上的实现。给出了音频编解码芯片WM8731的配置模块IP核。根据设计流程,对程序进行了前仿真和调试,结果表明符合I2C串行总线的协议要求。并在Quartus II 6.0开发环境下进行了综合,后仿真和下载。