板级互连线的串扰规律研究与仿真

串扰是高速电路板设计中干扰信号完整性的主要噪声之一;为有效地抑制串扰噪声,保证系统设计的功能正确,有必要分析串扰问题。针对实际PCB中互连线拓扑和串扰的特点,构建三线耦合均匀传输线模型,采用信号完整性仿真工具HyperLynx进行PCB布线前的LineSim串扰仿真,详细分析了高速PCB中多种因素：耦合长度、耦合间距、信号上升时间、介质厚度、端接等对近端和远端串扰宽度和幅值的影响;最后总结了串扰宽度及其幅值的变化规律,可有效的指导PCB设计中减小串扰噪声。     

基于公共时钟同步的系统时序分析与控制

随着系统时钟频率不断提高,时序在高速数字系统设计中越来越复杂。为保证系统能正常稳定工作,必须在PCB设计之初就进行精确的时序分析和控制;同时信号完整性问题对时序的影响越来越严重,信号完整性问题需在时序设计的同时解决。对公共时钟同步系统的时序进行了详细的分析,并针对一嵌入式系统,采用Cadence仿真工具SPECCTRAQuest进行信号完整性仿真优化及时序分析计算,得出了控制系统工作时序的约束。这一设计方法也适用于其他高速数字系统的时序设计。