超宽带高速卷积译码器设计与实现

超宽带系统卷积译码器在芯片实现中面临高速率、低功耗的挑战,本文在分析比较了多种Viterbi译码算法和结构的基础上,提出了一种适合芯片实现的并行回溯的译码器结构。该结构通过牺牲30%的存储资源以增加并行回溯分支,从而译码器工作时钟降至传统结构的一半。仿真和测试表明,该译码器在没有损失性能的情况下,单个译码模块速率可达到220Mbps,延时只有2.4μS,可支持低延时的突发模式。