面向序列密码的比特级抽取指令研究与设计

针对通用处理器中比特级操作效率低下的问题,提出了一种面向序列密码算法的比特级抽取指令,并构造了与之相应的硬件单元。将该单元在CMOS 0.13μm工艺下完成综合,同时通过NIOSⅡ扩展指令的方式把设计的专用指令加入到处理器中进行了性能评估。结果表明:该指令的加入并不影响处理器的处理器频率,与未经扩展指令的嵌入式RSIC处理器相比,完成相同的抽取操作指令条数从250条减少为1条,有效地提升了序列密码算法的处理性能。     

Butterfly网络下移数与p序置换统一架构研究和实现

为避免目前移数置换和p序置换实现方式资源利用率低、灵活性差的问题,研究Butterfly网络的特点,设计并实现基于Butterfly网络的移数置换和p序置换统一硬件架构。对架构的路由算法进行分析和提取,对路由信息生成电路进行专门的设计和优化,支持路由信息的实时生成。对移数置换和p序置换进行功能仿真和性能评估,仿真结果表明,和同类设计相比,该架构路由算法简单、适配方便,且支持多路并行操作,增强了电路灵活性,提高了资源利用率。     

高速可重构插入与抽取单元设计

针对序列密码算法中延迟较大的插入与抽取操作,提出基于butterfly和inverse butterfly网络的可重构硬件实现方案,使其支持位宽为2n比特的任意插入与抽取操作。并对控制信息生成算法进行深入的研究,在简化电路硬件实现的同时,大幅度提升了插入与抽取操作的处理性能。该设计已在FPGA上完成功能验证,并在CMOS 0.13μm工艺下完成综合与优化,结果表明,可重构插入与抽取单元延时小于2.7 ns,系统时钟频率达到了450 MHz。     

新型比特抽取与循环移位并行架构设计

针对比特抽取、循环移位操作常需组合使用的应用需求,结合比特抽取和循环移位操作的特点,基于inverse butterfly网络,研究以该网络为基础的新型比特抽取、循环移位并行处理架构。针对架构中的路由信息生成电路,提出专门的路由信息生成算法。设计相应的高速硬件单元,并在Altera公司的FPGA上对其进行功能验证,利用Synopsys公司的Design Compiler工具进行逻辑综合、优化。结果表明,在CMOS 0.13μm工艺下,硬件架构核心频率可以达到510 MHz。     

高速比特置换实现技术研究

针对比特置换实现速度慢的问题,本文结合小位宽比特置换实现特点,提出采用双向抽取实现方法,并提出了双向抽取所需控制信息的生成算法.结合大位宽比特置换需要分组的特点,提出采用抽取移位和双向抽取共同实现的方法.结合双向抽取和抽取移位都包含抽取置换的特点,构建了以i Butterfly网络为基础的抽取移位和双向抽取统一硬件架构.最后对本文提出高速比特置换实现方法及其硬件架构的进行评估,结果表明,本架构不仅能够大幅提升比特置换实现效率,而且可以支持抽取、移位、双向抽取等常见的运算,具有较高的灵活性和处理性能.     

基于双ibutterfly网络的插入排序算法

为实现密码算法硬件实现过程中序列插入排序的高效性，对序列排序特点和当前最为有效的GRP插入排序算法进行分析，基于ibutterfly网络的插入排序实现效率的评估策略，针对GRP算法存在的潜在缺陷，给出GRP算法的改进算法及其硬件实现。利用Matlab对改进算法的实现效率进行验证，基于Design Complier综合工具对其硬件电路进行性能评估，评估结果表明，在硬件面积增加8?2％的基础上，该方案能够有效提升GRP算法的灵活高效性，验证了改进方案的合理性。     

高速可重构抽取移位单元研究与设计

为了提升密码算法中抽取、移位等位操作的处理效率,降低抽取和移位实现的硬件资源消耗,构建了以iButterfly网络为基础的高速可重构抽取移位硬件架构,提出架构所需的路由信息生成算法并进行高速硬件映射.最后对架构进行性能评估,结果表明,提出的抽取移位单元具有较高的处理效率和灵活性,在CMOS 65nm工艺下,32比特抽取移位工作频率可达到2GHz.     

面向密码算法的非线性布尔函数实现技术研究

为了提升密码算法中非线性布尔函数实现效率,设计了串行与电路和以查找表为基础的并行化低次布尔函数实现架构,分别实现高次与项和低次与项。分析了不同并行化查找表实现密码算法中低次布尔函数的效率。结果表明,结合香农分解定理提出的并行化查找表架构处理性能可以达到1.02 GHz,不仅能够灵活适配密码算法中的非线性布尔函数,而且能够节省资源占用。