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介绍了用基4 Booth编码器,4-2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程. 用Verilog描述了整个乘法器的设计硬件语言. 在Active-HDL 5.1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小. 相似文献
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