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In this paper, we present a novel memory access reduction scheme (MARS) for two-dimension fast cosine transform (2-D FCT). It targets programmable DSPs with high memory-access latency. It reduces the number of memory accesses by: 1) reducing the number of weighting factors and 2) combining butterflies in vector-radix 2-D FCT pruning diagram from two stages to one stage with an efficient structure. Hardware platform based on general purpose processor is used to verify the effectiveness of the proposed method for vector-radix 2-D FCT pruning implementation. Experimental results validate the benefits of the proposed method with reduced memory access, less clock cycle and fewer memory space compared with the conventional implementation.  相似文献   
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A layer-by-layer analysis of the structures, the phase compositions, and the defect substructures of differentially hardened rails has been carried by optical and transmission electron microscopy. It is found that the material volume of the rail head fillet is cooled faster than the volume located along the central axis.  相似文献   
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