基于FPGA实现AES的侧信道碰撞攻击

为了解决攻击点在能量迹中具体位置的识别问题,在对侧信道碰撞攻击技术研究的基础上,提出了通过计算能量迹中每个采样点的方差来识别攻击点的方差检查技术。并利用基于相关系数的碰撞检测方法,对一种AES的FPGA实现实施了攻击。实验结果表明,方差检查技术可以有效地识别攻击点在能量迹中的具体位置。     

基于多维结构特征的硬件木马检测技术

硬件木马是第三方知识产权(IP)核的主要安全威胁,现有的安全性分析方法提取的特征过于单一,导致特征分布不够均衡,极易出现较高的误识别率.该文提出了基于有向图的门级网表抽象化建模算法,建立了门级网表的有向图模型,简化了电路分析流程;分析了硬件木马共性特征,基于有向图建立了涵盖扇入单元数、扇入触发器数、扇出触发器数、输入拓扑深度、输出拓扑深度、多路选择器和反相器数量等多维度硬件木马结构特征;提出了基于最近邻不平衡数据分类(SMOTEENN)算法的硬件木马特征扩展算法,有效解决了样本特征集较少的问题,利用支持向量机建立硬件木马检测模型并识别出硬件木马的特征.该文基于Trust_Hub硬件木马库开展方法验证实验,准确率高达97.02％,与现有文献相比真正类率(TPR)提高了13.80％,真负类率(TNR)和分类准确率(ACC)分别提高了0.92％和2.48％,在保证低假阳性率的基础上有效识别硬件木马.     

一种基于FPGA的PCI加密卡设计

利用FPGA设计实现了一种基于PCI总线接口的纯硬件加密卡,为PC机提供加密、签名等服务。对采用VHDL描述的PCI接口IP软核及其应用方法进行了分析;采用VHDL设计了3DES、MD5等算法模块,并设计了其与PCI接口IP核之间的通信控制模块;利用QuartusⅡ进行仿真、综合后,下载到加密卡上的FPGA配置芯片,将上述各个模块集成在一片FPGA上予以实现;最后,采用VC++为加密卡设计了驱动程序和测试程序,并对整个加密卡工作进行了功能测试。     

科技期刊插图制作平台构建

本文以Visio2003为基础，构建了一个高效的科技期刊插图制作平台。为了提高插图制作和图文混排的效率，设计了一个专门用于期刊编辑的Visio模板，并开发了一个用于标记图象（TIF）尺寸等参数提取的软件，大幅度提高了期刊插图的质量和插图编辑、排版的效率。     

Grain-128同步流密码的选择初始向量相关性能量攻击

不同于分组密码,序列密码构造相对简单且大量使用线性运算,因此攻击点功耗与其他功耗成分之间往往存在较强的相关性,使得能量分析攻击难以实施。针对上述现状,提出了一种面向Grain-128同步流密码的选择初始向量（IV）相关性能量攻击方案。首先对Grain-128的输出函数h(x)进行了分析,并基于此确定了攻击点表达式;其次通过选取特定的初始向量,消除了攻击点功耗和其他功耗成分之间的相关性,从而解决了能量攻击所面临的关键问题;最后基于功耗分析工具PrimeTimePX对攻击方案进行了验证。结果表明,该方案仅需736个IV样本即可实施23轮攻击,恢复46比特密钥。     

分组密码DPA汉明重量区分函数选择方法

为了解决分组密码差分能量分析攻击(DPA)汉明重量区分函数选择问题,提出了一种基于相对非线性度的选择方法.该方法利用分组密码算法S盒输出相对非线性度与DPA之间的关系,通过比较相对非线性度的大小来选择汉明重量区分函数.通过仿真验证和实测验证,证明采用该方法能够正确地选择攻击效果较好的汉明重量区分函数.     

双域可重构CIOS模乘器的研究与设计

为提高ECC处理器中模乘的运算速度,并支持长度可重构的双域(素域和二元域)模乘计算,分析了CIOS模乘算法的并行性,提出了适用于硬件并行加速的双参数CIOS算法,设计了6级流水线以及多字数据并行运算的模乘硬件电路,可实现1 152位以内任意长度的双域模乘运算。在CMOS 0.18 μm工艺库下综合并布局布线,电路最大时钟频率为238 MHz。与其他文献的运算时间相比,160～1 024位模乘运算时间减少了17%～40%。     

Hardware-Software Co-Simulation for SOC Functional Verification

A hardware-software co-simulation method for system on chip (SOC) design is discussed. It is based on an instruction set simulator (ISS) and an event-driven hardware simulator, and a bus interface model that is described in C language provides the interface between the two. The bus interface model and the ISS are linked into a singleton program the software simulator, which communicate with the hardware simulator through Windows sockets. The implementation of the bus interface model and the synchronization between hardware and software simulator are discussed in detail. Co-simulation control of the hardware simulator is also discussed.     

实时嵌入式系统协调设计的行为验证模型

嵌入式系统协调设计中，通常采用协同验证方法检验系统设计的正确性，目前比较常用的验证手段有行为验证和基于处理器结构的指令集模拟．指令集模拟从底层时序关系模拟CPU功能，通过建立与硬件模拟器连结关系来验证软硬件接口．指令集模拟的主要特点是模拟精度高，但模拟速度慢，对于不同的CPU结构需要构造不同的指令集模拟器．文中研究一种基于RTOS实时嵌入式系统行为验证模型，通过扩展RTOS功能，建立RTOS软件模拟器，实现RTOS模拟器和VHDL／VerilogHDL协同模拟交互．RTOS模拟器把嵌入式软件功能代码、CPU接口代码以及定制硬件驱动代码分开，实现嵌入式软件设计与硬件平台的弱相关，从更高层次验证系统功能。