基于SIMD结构的多标准LDPC译码器的VLSI实现

近年来,支持多标准的LDPC译码器已逐渐成为研究的热点.与传统译码器相比,所设计的LDPC译码器具有以下优点:1.实现了一个码率、码长可配置结构,进而可以支持多种标准;2.采用了一种改进型TPMP算法,使译码器的存储器容量大大减少,避免了因分块LDPC码的非规则性所造成的数据冲突问题;3.采用基于SIMD处理器的硬件结构,实现了硬件的高度规整性,易于芯片布局布线;4.设计了一个6级可配置流水线,可分时构造校验节点处理单元和变量节点处理单元,提高了硬件利用率和系统数据吞吐率.用这种架构实现了一个同时支持CMMB和DTMB两个标准的多标准LDPC译码器;芯片规模为75万门,时钟频率为220MHz,数据吞吐率为300Mbps.     

MIPS内存管理单元的设计与实现

设计MIPS32 4kc处理器内存管理单元(MMU),该模块对处理器地址进行合法性检查,并按照不同的地址空间对虚拟地址进行静态或动态映射。在硬件上采用三级流水线方式实现JTLB,并为处理器指令端口和数据端口设计相应的快表以提高TLB的查询速度。MMU与总线接口模块的时序采用简化的AMBA协议,与处理器进行联合调试并运行Linux操作系统,同时在功能上通过FPGA验证。该模块经过DC综合后,面积约为32K等效逻辑门。     

针对SoC系统的Cache攻击方法及建模分析

针对SoC平台,提出并实现了一种高效的基于Cache的AES旁道攻击方法.该方法利用AES软件运行过程中查找表操作泄漏的时间信息,结合AES算法前两轮的特征,快速确定攻击表与AES查找表间的映射关系,并最终恢复出全部128b密钥.基于此攻击方法,在充分考虑各种系统噪声影响的情况下,进一步提出了一种统计分析模型.该模型揭示了上述攻击方法的内在机理,并能够较为准确地估算攻击所需的最小样本数.该模型的重要意义在于不仅可以用来衡量特定SoC系统的抗攻击能力,同时为抗攻击研究指明了方向.     

密集多径信道下的IR—UWB跟踪环路的研究与设计

在脉冲体制超宽带(IR-UWB,Impulse Radio Ultra Wide-band)无线通信系统中,极小的定时误差会引起系统性能的极大衰减.为了解决这一难题,提出一种数模混合同步采样的适用于脉冲体制超宽带无线通信系统的锁时跟踪环路来减少定时误差,提高系统性能.采用最大似然估计的方法,得到跟踪环路中最重要环节一时间误差检测器的结构,基于该时间误差检测器完成整个跟踪环路的设计并通过分析该环路的S-Curve和定时误差方差得到了定性跟踪性能的数学分析和仿真.最后,在密集多径信道下面的系统仿真实验结果表明,当采用选择性Rake(SRake)接收机时,该跟踪环路能有效跟踪半脉冲周期左右的时间抖动,使系统的误码率性能有近三个数量级的提高.     

基于DTMB系统的大载波频偏估计方法

针对现有方法在大载波频偏条件下无法工作的问题,提出一种应用于国标数字电视系统DTMB系统的大载波频偏估计方法,利用国标系统中信号帧的结构特点,结合功率检测器,通过3个步骤完成载波频偏估计。与传统DTMB系统载波频偏估计方案相比,该方法具有更大的载波频偏估计范围。仿真结果表明,该方法在AWGN信道下最大可支持±400kHz的载波频偏,在AWGN信道和多径信道下均满足系统要求。     

MIMO-OFDM的FFT/IFFT处理器

面向多输入多输出(MIMO)正交频分复用(OFDM)系统,设计一种可配置的FFT/IFFT运算处理器。给出多通路流水线FFT/IFFT处理器架构,通过一个输入数据重排模块,实现来自4条信道的多通路数据同时计算,支持不同数据率的FFT/IFFT运算。性能分析表明,在SMIC 0.13 μm工艺下,该处理器的最高时钟频率可达125 MHz,面积达到1.800×1.500 μm2。     

面向无线局域网安全领域的片上网络多核架构

在计算机系统和通信网络中,安全协议和密码算法用于保护敏感信息,但如何快速计算上述协议和算法成为难题。为此,提出一种面向无线局域网安全领域的片上网络多核架构。该片上网络架构包括4个类MIPS的精简指令集处理器和12个面向安全领域的专用指 令集处理器(ASIP)。每个ASIP中含有一个改进的并行查找表用来加速高级加密标准算法。该架构凭借任务并行能够获得较高的计数器模式密码块链消息完整码协议吞吐率。在SMIC 0.13 μm标准CMOS工艺下,实现该架构需要约308万等效门。实验结果表明,该系统的最大工作频率为84 MHz,能获得787 Mb/s的吞吐率。     

基于CRT的低成本RSA芯片设计

提出了一种基于改进的Montgomery算法和中国剩余定理(CRT)的RSA签名芯片的VLSI实现.由于采用了新颖的调度算法,实现了用576b的模乘单元来完成1152b的RSA模幂运算,从而大大降低了芯片面积;此外,CRT的引入使得整个系统的数据吞吐率与传统的1024bRSA系统相当.实验结果显示:芯片完成一次1024b的模幂运算需要约1.2M个时钟周期,而芯片规模在54K个等效门以下;如果系统时钟频率选取40MHz,系统签名速率可以达到30Kbps.     

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法，并且应用了改进的流水线组织结构，以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器．VLSI实现结果显示：不包含存储器的核心电路规模仅相当于18000等效门；基于0．25μm CMOS工艺，在180MHz的时钟频率下，1024bits的RSA加密速率可达28Kbps．该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中．     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.