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随着集成密度和单片处理速度的不断提升,芯粒集成系统封装(Chiplet SiP)中互连网络日趋复杂且信号与电源完整性、传输能耗问题日趋严重,芯粒与SiP外部的数据交换I/O(Input/Output)容量的提升遭遇瓶颈。为提升芯粒集成度、提高数据传输速率与准确率、降低系统功耗,根据芯粒间通信的最新标准通用芯粒互连技术(Universal chiplet interconnect express, UCIe),利用高速串行计算机扩展总线标准(Peripheral component interconnect express, PCIe)在高速数据存储及传输方面的技术优势,设计出一种芯粒高速I/O通信的架构,并用FPGA验证了此架构的可行性,为UCIe标准的落地提供了一种实现途径。 相似文献
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