WSe2场效应晶体管的源漏接触特性研究

二硒化钨(WSe2)具有双极导电特性,可以通过外界掺杂或改变源漏金属来调节载流子传输类型,是一类特殊的二维纳米材料,有望在未来集成电路中成为硅(Si)的替代材料.文章采用理论与实验相结合的方式系统分析了 WSe2场效应晶体管中的源漏接触特性对器件导电类型及载流子传输特性的影响,通过制备不同金属作为源漏接触电极的WSe2场效应晶体管,发现金属/WSe2接触的实际肖特基接触势垒高低极大地影响了晶体管的开态电流.源漏金属/WSe2接触特性不仅取决于接触前理想的费米能级差,还受到界面特性,特别是费米能级钉扎效应的影响.     

石墨烯掺杂研究进展北大核心

石墨烯被认为是在后摩尔时代可能取代硅成为构筑集成电路的主要材料,近年来成为研究热点。然而要使石墨烯在电路中得到实际应用,其稳定、可控的掺杂至关重要。按照不同掺杂机理梳理了近年来关于掺杂石墨烯的研究,分析了表面转移掺杂和替位掺杂两种主流掺杂方法的掺杂机制,比较了不同掺杂方法的优势与劣势,并提出了潜在的应用方向。由于简单表面转移掺杂和替位掺杂方法都使石墨烯掺杂后裸露在外界环境中,很容易受外界吸附物的影响,造成掺杂效果的退化,因此介绍了氮化硅钝化层和金属接触在石墨烯掺杂方面的独特优势,并且认为掺杂后隔绝石墨烯与外界环境是掺杂稳定存在的必要前提。最后,展望了掺杂石墨烯在未来电子器件中的应用。     

调制比对HiPIMS制备多层DLC薄膜耐腐蚀性能的影响

为获得具备优异耐腐蚀性能的类金刚石(DLC)涂层,采用高功率脉冲磁控溅射技术(HiPIMS)在硅片表面制备软(低sp~3含量)硬(高sp~3含量)交替多层类金刚石薄膜,探究调制比对薄膜耐腐蚀性能的影响。采用XPS、四探针电阻仪、轮廓仪对薄膜成分、电阻率、残余应力进行检测分析,通过电化学测试获得多层DLC薄膜的极化曲线。结果表明:相较于低衬底偏压(-25 V)下沉积的纯软DLC薄膜,高衬底偏压(-75 V)下沉积的纯硬DLC薄膜sp~3含量明显升高;纯软薄膜电阻率为100.53 kΩ·cm,纯硬DLC薄膜电阻率高达1 585.21 kΩ·cm,电阻率随着硬膜厚度的增加而增加;薄膜中残余应力随着调制比(软∶硬)的减小而上升,纯硬DLC薄膜残余应力为0.943 GPa,而纯软薄膜残余应力仅为0.095 GPa。电化学试验结果显示,调制比为1∶2的多层DLC薄膜自腐蚀电位为-0.014 V,自腐蚀电流密度为36.6 n A/cm2,具有相对最佳的耐腐蚀性能。     

氧等离子体对少层MoS2及其场效应晶体管的影响研究

通过氧等离子体对MoS2材料及其场效应晶体管进行处理,用AFM、拉曼光谱、XPS和I-V测试对材料和器件性能进行表征,系统研究了氧等离子体对MoS2材料及其器件性能的影响。实验结果表明,氧等离子体处理可以有效去除MoS2材料和器件制备过程中引入的有机杂质,将MoS2的表面粗糙度降低到了0.27 nm。同时氧等离子体将表层MoS2氧化成MoO3,降低了器件接触区域MoS2与金属之间的费米能级钉扎效应,使器件开关比高达3.3×10^6。对MoS2器件沟道进行处理时,氧离子穿过MoO3插入到MoS2晶格中从而对沟道形成p型掺杂。     

基于Comsol的矩形磁控溅射靶磁场模拟与分析

磁控溅射靶表面磁场分布与靶材刻蚀特性、薄膜沉积均匀性密切相关.为确定合适的磁控靶结构参数以改善靶材表面水平磁场分布均匀性,采用Comsol软件建立矩形平面磁控溅射靶三维模型,对靶材表面磁场分布进行模拟与分析,研究永磁体结构尺寸和磁轭尺寸对磁场分布的作用规律,得到靶材表面水平磁场分布均匀、水平磁感应强度范围合理的溅射靶结...     

基体偏压对Cr/DLC薄膜结构及力学性能的影响

采用高功率脉冲磁控溅射方法在不同基体偏压下的钢基体上沉积含Cr过渡层的DLC薄膜.利用原子力显微镜、场发射扫描电镜、Raman光谱、动态超显微硬度计和划痕仪对薄膜的表面形貌、截面形貌、结构成分、力学性能进行表征.结果表明:随着基体偏压的增大,薄膜表面更加平整,表面粗糙度减小;不同基体偏压下制备的DLC薄膜与基体结合良好...     

石墨烯背栅器件在空气中稳定性的研究

The stability of a graphene field effect transistor(GFET) is important to its performance optimization, and study of hysteresis behavior can propose useful suggestions for GFET fabrication and optimization.In this work,a back-gate GFET has been fabricated and characterized,which is compatible with the CMOS process.The stability of a GFET in air has been studied and it is found that a GFET’s electrical performance dramatically changes when exposed to air.The hysteresis characteristic of a GFET depending on time has been observed and analyzed systematically.Hysteresis behavior is reversed at room temperature with the Dirac point positive shifted when the GFET is exposed to air after annealing.     

基于CVD单层MoS_2 FET的光电探测器北大核心

通过化学气相沉积(CVD)工艺在SiO_2/Si衬底生长出MoS_2材料,对材料进行喇曼光谱表征,验证了单层MoS_2的存在;基于CVD生长的单层MoS_2完成了晶圆级背栅场效应晶体管(FET)光电探测器的工艺研发;对MoS_2 FET器件进行了电学特性表征,开关比可达到105数量级,场效应迁移率约为1 cm2·V-1·s-1,栅极漏电流为10-10 A数量级;对MoS2FET器件的光电特性进行了表征,该光电探测器具有普通光电导探测器的基本光电特性,其光电流随光照强度的增强以及源漏电压的增加而增加,同时由于栅极的调制提高了光电探测器的灵活性。通过控制栅极电压能够控制MoS2FET光电探测器的暗电流大小,实现对探测器η参数的有效调制。最后通过器件能带图对MoS_2 FET光电探测器的光电特性进行了阐释,为其走向实际应用奠定了理论基础。     

基于重复测试和栅压应力测试的石墨烯晶体管回滞特性的研究

The current transport characteristic is studied systematically based on a back-gate graphene field effect transistor, under repeated test and gate voltage stress. The interface trapped charges caused by the gate voltage sweep process screens the gate electric field, and results in the neutral point voltage shift between the forth and back sweep direction. In the repeated test process, the neutral point voltage keeps increasing with test times in both forth and back sweeps, which indicates the existence of interface trapped electrons residual and accumulation. In gate voltage stress experiment, the relative neutral point voltage significantly decreases with the reducing of stress voltage, especially in -40 V, which illustrates the driven-out phenomenon of trapped electrons under negative voltage stress.