CCSDS标准下LDPC码的编译码算法研究

低密度奇偶校验（Low Density Parity Check,LDPC）码的译码算法在FPGA实现时常采用整数量化操作,产生误差引起译码性能降低.引入归一化最小和（Normalized Minimum Sum,NMS）译码算法,在校验点信息数据量化的基础上乘以一个取值区间为（0,1）的改进因子减小误差.通过研究改进因子的合理取值,提出了一种随迭代次数取不同改进因子改善量化结果的新量化方法.研究对象为空间数据咨询委员会（The Consultative Committee for Space Data Systems,CCSDS）标准中近地空间应用的（8176,7154）LDPC码,在MATLAB上设计编译码算法程序并完成仿真.仿真结果表明改进量化方法完成译码所需的迭代次数更少,提高了译码性能.通过分析不同信噪比下迭代次数的变化,发现在较高噪声干扰下优势更明显.     

基于NiosⅡ的宽频小信号等精度测频系统

为了实现等精度频率计对不同幅值的方波和正弦波信号频率的测量,简化硬件电路.采用Intel公司型号为EP4CE10的FPGA,基于NiosⅡ软核设计了宽频小信号等精度测频系统.待测信号首先经过自增益控制电路和高速比较器整形为兼容FPGA逻辑电平的3.3 V方波信号,然后由FPGA逻辑部分实现频率的测量并将结果写入FIFO...     

基于FPGA的LDPC编码器设计与实现

设计了一种用于近地空间通信的CCSDS标准下编码速率为7/8的(8176,7154)低密度奇偶校验(Low density parity check,LDPC)编码器。基于LDPC编码理论,完成了基于现场可编辑逻辑门阵列(Field-programmable gate array,FPGA)的编码算法设计。利用LDPC生成矩阵的特点,引入循环移位寄存器作为编码电路核心,采用移位寄存器加累加器(Shift-register-adder-accumulator,SRAA)结构实现了矩阵乘法的快速运算,从而构建了以部分并行编码电路为核心的编码模块。此外,还设计了串口输入输出模块、随机存储模块和控制模块,共同组成了编码器系统。最后,利用FPGA完成硬件设计,并进行了仿真和实验验证。结果表明,所设计的LDPC编码器测试结果与理论结果具有一致性。因而该编码系统具有实用性,且设计方法简单、高效。