深亚微米IC物理设计流程中的串扰控制

信号完整性的设计收敛已经成为当前深亚微米集成电路物理设计流程中的关键问题。对信号完整性收敛产生不利影响的有三个因素：串扰、直流电压降和电迁移。其中影响最大的是串扰,串扰噪声会产生大量的时序违规、逻辑错误。主要关注基于串扰控制的物理设计方法,包括新的流程、各个设计阶段对串扰的分析及修正的方法,以达到快速的时序收敛。并且根据真实的设计实例,提出了几点有效的控制串扰的方法和对于信号完整性管理比较有价值的观点。     

基于Astro的时钟树综合

时钟树综合是芯片后端设计至关重要的一环,时钟偏差成为限制系统时钟频率的主要因素。本文以一款TSMC0．25μm工艺的RISC微处理器芯片为例．介绍了使用Synopsys公司的P8LR工具Astro进行时钟树综合和优化的方法,并与Silicon Ensemble在综合后的时钟偏差上作了对比,结果显示使用前者比后者时钟偏差减小百分之十四以上。