带高速电流舵DAC的直接数字频率合成器

本文给出了一种高速SiGe BiCMOS直接数字频率合成器设计。该数字频率合成器单片集成了高速DDS数字核,10位差分电流舵 DAC,串/并接口和时钟控制逻辑。芯片采用0.35μm SiGe BiCMOS标准工艺流片,工作在1GHz系统频率。测试结果显示,该DDS能够生成高达400+ MHz的捷变模拟sine波形。     

A digital calibration technique for an ultra high-speed wide-bandwidth folding and interpolating analog-to-digital converter in 0.18-μm CMOS technology

A digital calibration technique for an ultra high-speed folding and interpolating analog-to-digital converter in 0.18-μm CMOS technology is presented.The similar digital calibration techniques are taken for high 3-bit flash converter and low 5-bit folding and interpolating converter,which are based on well-designed calibration reference, calibration DAC and comparators.The spice simulation and the measured results show the ADC produces 5.9 ENOB with calibration disabled and 7.2 ENOB with calibration enabled for high-frequency wide-bandwidth analog input.     

40CrNiMoA钢与45钢焊接接头组织性能研究

为探讨40CrNiMoA钢与45钢焊接接头的组织与性能,采用机器人对两者进行焊接。通过X射线探伤,拉伸、冲击试验,显微硬度检测及光学显微镜金相分析对焊接接头进行研究。结果表明:焊缝质量等级达到Ⅰ级;焊缝组织为先共析铁素体、针状铁素体、珠光体组织;40CrNiMoA钢侧热影响区组织为回火索氏体组织+粒状贝氏体+少量铁素体;45钢侧热影响区由粗晶区、细晶区、两相混合区组成。焊接接头的抗拉强度为545MPa,接头冲击吸收功的最小值为40CrNiMoA钢侧熔合线+1mm处的75J。40CrNiMoA钢与45钢焊接后获得工艺性、力学性能良好的接头,可用于2种材料焊接的实际生产。     

缩宫素对超声消融治疗子宫腺肌症的量效关系研究

目的：评价不同缩宫素剂量对超声消融子宫腺肌症的影响以及缩宫素在超声消融治疗过程中使用的安全性。方法：129例确诊的子宫腺肌症患者随机分为对照组、缩宫素0．32U／min组、缩宫素0．48U／min组进行超声消融治疗,比较各组间的消融效果及相关不良反应。结果缩宫素0．32U／min组和0．48U／min组分别与对照组相比,病灶体积消融率均明显高于对照组,消融单位体积所需时间和能效因子均明显小于对照组,差异有统计学意义。缩宫素0．32U／min组和0．48U／min组相比较,病灶体积消融率、消融单位体积所需时间和能效因子无显著性差异。三组均无严重不良反应。结论缩宫素能安全有效地降低超声消融子宫腺肌症所需的能量,提高治疗效率,但是增大剂量并不能提高超声消融的效益。     

采用数字辅助预失真校准技术的14位2.4 GHz DDS

描述了一款采用0. 18μm CMOS工艺的14位2. 4 GHz DDS芯片。该芯片内部集成14位2. 4 GHz DAC将DDS数字波形转化为模拟波形输出。为了降低对DAC性能的设计要求,采用了数字辅助预失真校准技术来改善DDS模拟输出的动态性能。测试结果显示,在2. 4 GHz的采样率下,采用数字辅助预失真校准技术,输出35 MHz时,DDS芯片的SFDR由46. 6 d B提高到69 dB;当输出775 MHz时,DDS芯片的SFDR由31. 8 dB提高到53. 3 dB。     

一种宽频带CMOS高速锁相环

基于55 nm CMOS工艺,设计了一种宽频带高速锁相环(PLL)。PLL中的压控振荡器(VCO)采用8位开关电容阵列和变容管阵列,实现了对VCO振荡频率的调节和不同频段之间的切换。VCO采用分段式结构,实现了8.7~12.5 GHz的宽频率范围。分段结构中,每个频段的频率增益Kvco较低,实现了良好的相位噪声性能。仿真结果表明,在1.2 V电源电压下,该PLL的最高工作频率为12.5 GHz,锁定时间为小于2.5 μs,相位噪声为-106 dBc·Hz-1@1 MHz。     

一种高速数据接收同步电路的设计

介绍了一种高速数据接收同步技术,用以解决在高速、超高速情况下数据同步困难的问题.随着电路工作频率的提升,数据的稳定有效周期变得越来越短,对采样时钟的时序要求也越来越高,特别是由于工艺波动、温度变化等原因,数据与时钟的相位关系发生变化,导致时钟采样时发生误码,电路不能正常工作.采用该数据接收同步技术,可以将时钟采样设置为最佳时序,并且当时钟与数据相位关系变化时,能自动对时钟相位进行调节,重新回到最佳时序,从而大大提高数据接收的可靠性.     

水力模型在城市供水管网施工改造中的应用研究

针对城市平均管网漏损率居高不下,达不到区域居民对水量与水压的要求等问题,结合规划方案,建立区域供水管网水力模型,对新建管网进行优化。通过EPANET,对研究区内68.696 km的新建管网进行概化,管网粗糙系数取值145,水源取定水头,计算总历时24 h,时间步长15 min;分别采用研究区域北部新增加压泵站、不增设加压泵站两种不同的工况,来模拟分析研究区域供水管网压力的变化;实践应用表明,通过模型模拟和优化设计,研究区域增设加压泵站后,满足了区域居民对水量与水压的要求,但在后续施工改造中,需在南部管网中增加减压阀,减压供水。通过本次模拟计算,为后续工程设计、施工改造和运行管理提供科学依据。     

一种高速LVDS驱动电路的设计

介绍了一种采用0.18μm CMOS工艺制作的高速(500MHz)LVDS驱动电路.分析了开关时序和共模反馈对电路的影响,采用开关控制信号整形电路和基于"主-从"结构的共模设置电路,得到适当的开关时序和较好的共模电平设置,使LVDS输出电路具有更小的过冲电压和更稳定的共模电平.该LVDS驱动电路用于1GHz 14位高速D/A转换器芯片.样品电路测试结果表明,输出速率在500MHz时,LVDS驱动电路的指标满足IEEE-1596 reduced range link标准.