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以计算机图形学为基础,文章设计了一种具有较好通用性的嵌入式图形处理器裁剪引擎。重点剖析了裁剪算法和裁剪引擎RTL级模型的设计,该模型采用Verilog HDL实现引擎的IP软核,并在QuartusⅡ环境中完成IP核的功能仿真与时序验证。综合后,IP核占用FPGA资源为9489逻辑单元,实现了对图形进行裁剪的任务,达到了预期的设计要求。 相似文献
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介绍了S3C2410中LCD控制器的寄存器配置方法和要点,讲述了嵌入式图形系统中LCD驱动的硬件电路连接设计,最后完成驱动软件设计.该设计通过在图形处理系统上运行效果稳定,显示效果良好,达到了预期设计要求. 相似文献
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