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主要研究可变长移位逻辑的几种设计方法。为克服传统的采用移位寄存器来实现可变长移位功能消耗大量寄存器和组合逻辑资源的缺点,结合Xilinx FPGA的结构,提出了基于Xil-inx FPGA的实现方法;针对ASIC设计,提出了两种基于存储器的实现方法,并对它们的优缺点进行了分析和比较,同时给出了原理图和仿真波形。 相似文献
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在图像匹配中,针对已有图像数据存储方法不能适用于稀疏矩阵的存储,提出了一种可适应紧矩阵和稀疏矩阵的图像数据存储方法,紧矩阵采用逐点存储方法,稀疏矩阵采用行格式存储法(CSR:Compressed Sparse Row).为了满足多种图像匹配算法对数据的存储要求,将存储阵列块划分为8个存储子块和4种存储模式,可存储参考图和模板图.通过存储控制块的控制,图像数据可并行或单独访问,增加了数据读取效率和灵活性.通过分析和比较,该存储方法能有效节省存储空间,改善存储性能. 相似文献
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基于65 nm体硅CMOS工艺,采用移位寄存器链方式对普通触发器(DFF)、2种双互锁触发器(DICE-DFF,FDICE-DFF)、普通触发器空间三模冗余(TMR-DFF)和2种普通触发器时间三模冗余(TTMR-DFF300,TTMR-DFF600)这6种结构进行单粒子翻转(SEU)性能试验评估。利用Ti、Cu、Br、I、Au和Bi这6种离子对被测电路进行轰击,试验结果表明,普通触发器单粒子翻转截面最大,约为3.5×10?8~1.7×10?7 cm2/bit;时钟间隔时间600 ps的时间三模冗余结构触发器单粒子翻转截面最小,约为5×10?11~7×10?10 cm2/bit,仅为普通触发器的0.1%左右。同时,针对6种触发器单元,从速度、面积、晶体管数量以及抗SEU性能多方面进行综合分析,为后续超大规模集成电路抗SEU设计提供了一定的指导意义。 相似文献
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快速图像匹配相关系数算法及实现 总被引:1,自引:0,他引:1
最大归一互相关图像匹配算法是图像匹配中的常用算法,其关键是解算活动图与基准图间的相关系数。针对相关系数计算量大的特点,分析了FFT的基与FFT处理速度之间的关系以及基16FFT算法特点,提出用基16FFT算法计算相关系数,相关系数的处理时间大幅减小;同时针对高基蝶形单元设计复杂、使用不灵活等特点,提出采用级连思想实现主基16蝶形单元,使处理器的设计复杂度降低。实验证明,将主基16FFT处理器用于相关系数的计算中,使最大归一互相关图像匹配处理速度达到国际领先水平。 相似文献
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基于FPGA的32位浮点加法器的设计 总被引:2,自引:2,他引:0
在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理. 相似文献
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设计了一种基于LVDS的高速数据交换引擎IP核,并详细阐述了在FPGA上的实现原理和关键设计.该IP核能广泛适用于低速、高速FPGA中,测试结果表明,IP核的逻辑功能正确,可适应从spartan3A器件上时钟频率150MHz,300Mb/s数据传输速率(1位模式,4位模式下达到1.2Gb/s),到Virtex6器件上时钟频率500MHz,1Gb/s数据传输速率(1位模式,4位模式下达到4Gb/s). 相似文献
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介绍有限域的概念及Rijndael算法的结构,详细分析了算法中基于加法、乘法的运算过程,为使运算更适合在FPGA平台实线,可使用一些技巧达到优化目的.详细阐述了使用FPGA高速实现运算关键部分的设计思路.针对FPGA设计中对速度与面积两项指标的不同要求,给出了两种设计方案.最后,给出算法在FPGA实现方式下的性能比较. 相似文献
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影响加氢裂化装置能耗的主要因素是电、燃料气、蒸汽等。该文依据三环节模型对加氢裂化装置的用能过程进行深入分析,提出装置节能优化方向。在能量转换和传输环节采取切削机泵叶轮、提高加热炉热效率、加强节电管理等措施;在能量利用环节采取更换催化剂、控制合适的氢油比、降低汽提蒸汽量等措施;在能量回收环节采取提高进料温度、回收装置凝结水的热量、调整分馏塔中段回流、优化低温热利用等措施。通过一系列调整,装置能耗在2019年降低至17.38 kgEO/t原料,可增加效益约1 872万元/年。 相似文献
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基于可编程器件的加法器结构研究 总被引:1,自引:0,他引:1
加法运算是数字信号处理最基本的运算,随着各种可编程逻辑器件在数字信号处理领域越来越多的应用,高速加法器在可编程器件上的研究应该得到人们的重视。文章根据VirtexTM-E器件的特点,分析了各种常用加法器结构在可编程器件上实现的可行性和将遇到的问题,给出了一种适于可编程器件的行波进位/跳跃进位加法器实现形式。 相似文献