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在大规模数字集成电路设计中,时序分析是签核(Signoff)的关键一环,目前电路设计中主要通过关键路径优化使电路时序达到要求,但这类方法可能会使电路结构发生改变,电路版图也要进行大量更改,延长了芯片设计周期.为能快速解决电路时序修正问题,提出了一种基于动态电路设计思想的时移触发器,此触发器去除了建立(Setup)时间,基于SMIC40 nm工艺完成电路设计和仿真,进行了触发器标准单元版图绘制,通过合理分配参数,时序参数优于标准单元库中的D触发器.不同工艺角(Process,Voltage,Temperature,PVT)仿真表明,在典型情况下,时移触发器相比于SMIC40 nm标准单元库中相同驱动能力的D触发器输出响应时间加速比达到188.6%.结合所设计的时移触发器和时间窃取(Timing Borrow)方法,分析了数字电路中时序分配情况,所设计的触发器可应用于工程更改计划(Engineering Change Order,ECO)阶段进行数字电路时序修复和优化,可减少时钟树和逻辑电路调整,有效缩短数字电路芯片设计周期. 相似文献
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