一种用于超高频无源标签芯片的整流器设计

基于TSMC 0.18 μm CMOS工艺,提出了一种适用于无源UHF RFID标签芯片的CMOS整流器。与传统二极管连接方式的MOS管相比,使用了一种不同的二极管连接方式的MOS管,减小了阈值电压和漏电流。利用新结构实现了一个5级电荷泵整流电路。测试结果表明,当输入0 dBm信号时,整流器的转换效率为29.24%。整体芯片的面积是(0.7 × 0.6) mm²。     

一款应用于生物传感器的1.2V-600nW 12bit 2kS/s的增量型模数转换器

This paper presents an ultra-low power incremental ADC for biosensor interface circuits.The ADC consists of a resettable second-order delta–sigma(°/ modulator core and a resettable decimation filter.Several techniques are adopted to minimize its power consumption.A feedforward path is introduced to the modulator core to relax the signal swing and linearity requirement of the integrators.A correlated-double-sampling(CDS)technique is applied to reject the offset and 1/f noise,thereby removing the integrator leakage and relaxing the gain requirement of the OTA.A simple double-tailed inverter-based fully differential OTA using a thick-oxide CMOS is proposed to operate in the subthreshold region to fulfill both an ultra-low power and a large output swing at 1.2 V supply.The signal addition before the comparator in the feedforward architecture is performed in the current domain instead of the voltage domain to minimize the capacitive load to the integrators.The capacitors used in this design are of customized metal–oxide–metal(MOM) type to reach the minimum capacitance set by the k T =C noise limit.Fabricated with a 1P6 M 0.18 m CMOS technology,the presented incremental ADC consumes600 n W at 2 k S/s from a 1.2 V supply,and achieves 68.3 d B signal to noise and distortion ratio(SNDR) at the Nyquist frequency and an FOM of 0.14 p J/conversion step.The core area is 100120 m2.     

3 GHz低杂散锁相环中的低失配电荷泵

基于SMIC 40 nm CMOS工艺,提出了一种改进型电荷泵电路。在传统电荷泵锁相环中,电荷泵存在较大的电流失配,导致锁相环产生参考杂散,使锁相环输出噪声性能恶化。设计的电荷泵电路在电流源处引入反馈,降低了电流失配。仿真结果表明,在供电电压为1.1 V,电荷泵充放电电流为0.1 mA,输出电压在0.3~0.7 V范围变化时,电荷泵的电流失配率小于0.83 %,锁相环的输出参考杂散为-65.5 dBc。     

应用于Zigbee通信协议的采用了中和技术的数字控制功率放大器

本文介绍了一种CMOS全片集成的功率放大器,满足802.15.4规范,并采用采用了中和电容技术。采用了一种新型的采用了数字接口的结构,可以使基带信号直接控制PA的输出功率,从而无需DAC。采用中和电容技术以提高反向隔离度。该芯片采用SMIC 0.18um工艺流片。 测试结果表明,在1dB压缩点处,本文所提出的功率放大器具有13.5dB的功率增益,最大3.48dBm的输出功率和35.1%的PAE。核心面积为0.73mm*0.55mm。     

一种用于10 Gb/s Serdes的40 nm CMOS锁相环

提出了一种应用于10 Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5 GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5 GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40 nm工艺下完成设计,在 1.1 V的供电电压下,锁相环的总电流为7.6 mA,输出5 GHz时钟在10 kHz~100 MHz积分范围内的均方根抖动约为107 fs,芯片尺寸仅为780 μm×410 μm。     

一种2.4 GHz CMOS高电压整流器

设计了一种工作在2.4 GHz的CMOS高电压整流器。采用四级NMOS二极管连接的电荷泵结构,从器件选型、尺寸、负载阻抗等方面,对整流器进行优化设计,提高了输出电压与功率转换效率。另外,在实际设计中考虑了封装管脚的寄生效应,消除了封装对匹配的影响。该整流器在CSMC 0.153 μm CMOS工艺下进行流片和测试。结果显示,该整流器在2.4 GHz 频段附近S11<-10 dB,匹配良好,功率转换效率的峰值为21.3%,输出电压为4.6 V。     

一种应用于WLAN的高线性度CMOS功率放大器

基于TSMC 0.18 μm CMOS工艺,设计了一种应用于WLAN的高线性度CMOS AB类功率放大器。电路采用两级结构和片外匹配网络。为了实现高线性度,采用电容补偿技术,并选择合适的偏置点以减小gm的3次非线性,在绑线和PCB走线时,利用HFSS进行了精确的建模。该功率放大器供电电压为1.8 V和3.3 V,后仿结果显示,在2.45 GHz处的输出1 dB压缩点P1dB为25.3 dBm,功率附加效率PAE为33%;在WLAN802.11g测试环境下,输入64QAM信号进行仿真,输出误差向量幅度EVM和频谱掩膜均满足指标要求,最大线性输出功率为15 dBm。     

一种低功耗环形振荡器的噪声分析与设计

介绍了一种采用CSMC 0.153 μm CMOS工艺制作的差分环形振荡器。分析了环形振荡器延时单元的选取和设计原理,以及输入差分对管跨导和负载电阻对环振相位噪声的贡献,得到负载为线性区偏置MOS管时低功耗低相位噪声环振的设计方法。在相位噪声变化较小时,采用电容阵列结构拓宽了环形振荡器频率的调谐范围。测试结果表明,该环形振荡器输出频率范围为513 MHz ~1.8 GHz;在振荡频率为1.57 GHz频偏1 MHz处,相位噪声为-84.11 dBc/Hz,功耗为3.88 mW。     

一种低电源电压敏感度伪差分环形振荡器

基于0.18 μm CMOS工艺,提出了一种低电源电压敏感度的环形振荡器电路。分析了电源噪声和衬底噪声的产生与耦合机制,以应对相位噪声的影响。对二级伪差分环形振荡器的电源电压敏感度进行了定量分析。基于分析结果,设计了基于电流源的补偿偏置电路,有效降低了环形振荡器的电源电压敏感度。后端仿真结果表明,振荡器的电源电压敏感度达到0.05%@1% VDD,功耗为4.5 mW。