适用于PCI-E接口的高速FIFO电路设计

论文给出了一种适用于PCI-Express接口的用0.18μm标准CMOS工艺实现的基于动态存储器(DRAM)内核的高速大容量先入先出存储器(FIFO)电路及其版图设计.电路采用分块和Cell级连技术实现了高速、大容量的存储模块,外围电路用硬件描述语言(HDL)描述,存储模块版图用SKILL语言和ROD (Relative Object Design)编程实现,DRAM内核工作时钟频率达500M.     

一种新型混合信号时钟延时锁定环电路设计

给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时。该电路不会累积相位误差,具有良好的噪声敏感度。电路采用0.18μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32。     

可配置参数的BCH编解码器的设计

介绍了参数化的BCH编解码器的设计,并用verilog HDL实现。可由外部端口输入信号配置编码参数,以适应各种通信环境,达到最佳的数据传输率。工作时钟频率为500MHz。     

一种新型低电压LVDS发送器设计

本论文给出一种用0.18μm的CMOS工艺设计,工作电源电压是1.5V,可实现为2.5Gbps数据流的发送的LVDS(Low Voltage Differential Signal)发送器.为了补偿长距离高速传输的高频信号衰减,发送器对信号的高频部分进行了预加重.通过数字控制,可以让发送器工作在有/无发送端匹配电阻的不同状态,可以针对不同的信道条件选择工作模式.在有发送端匹配电阻存在的情况下,发送器在单端输出摆幅480mV的情况下消耗平均功率为34.2mw.     

人工神经网络在解深亚微米MOSFETs反型层量子效应模型中的应用

应用前馈神经网络解深亚微米MOSFETs反型层量子效应模型.此方法需要用神经网络解微分方程的特征值问题以及积分方程.首先以此方法解具有Morse势函数的Schro¨dinger方程来验证此方法的精度,然后,以此方法解Schro¨dinger方程和Poisson方程的近似模型——三角势阱模型.该方法易于实现,便于扩展到二维模型,方便模拟.     

人工神经网络在解深亚微米MOSFETs反型层量子效应模型中的应用

应用前馈神经网络解深亚微米MOSFETs反型层量子效应模型.此方法需要用神经网络解微分方程的特征值问题以及积分方程.首先以此方法解具有Morse势函数的Schrodinger方程来验证此方法的精度,然后,以此方法解Schrodinger方程和Poisson方程的近似模型--三角势阱模型.该方法易于实现,便于扩展到二维模型,方便模拟.     

高速多电平LVDS收发器设计

为了提高现有LYDS接口的工作速度，介绍了一种多电平LVDS收发器的设计，其发送器可以以5电平的形式发送数据．而接收器通过内部的数控增益和自动增益控制电路将接收到的信号恢复为一个固定幅度的信号供下一级AD转换为数字信号。仿真结果表明，在0．18μm／1．8V工艺条件下，此收发器实现了3．125Gb/s的数据传输速率。     

模拟相关器的噪声分析

给出了分析模拟相关器的噪声模型.将相关器分成不同的几个子模块后,对各模块分别计算等效噪声源.然后用理想脉冲源代替噪声源计算电路的时变传输函数,接着用傅里叶变换计算输入输出的频域关系.利用电路的对称结构合并对称的子模块可以进一步简化模型.该模型可以用来估计相关器的噪声性能.     

用于频率综合器的延迟锁相环的设计

设计了一种宽频率锁定范围、倍频数可编程的延迟锁相环。它引入了条件振荡控制电路,使该电路在保持DLL一阶系统和低抖动性能优势的基础上吸收了PLL倍频数可编程的优点;同时,该电路结合了设置延迟初始值和采用新型鉴相器两种宽频技术,具有宽频率工作范围。该延迟锁相环用SMIC 0.18μm 1.8 V CMOS工艺实现,锁定范围为1.56~100 MHz,可供选择的倍频数为1~16,输出频率范围从20 MHz到100 MHz。在输入最小频率、最大倍频数下,仿真的功耗约为9 mW,抖动约为92 ps。