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为满足传输数据的高速低功耗的要求,文章设计了一种半速率时钟驱动的二级多路选择开关式的10：1并串转换器。第一级为两个5：1的并行串化器,共用一个多相发生器。多相发生器由五个动态D触发器构成。第二级为一个2：1的并行串化器。采用半速率时钟、多路选择开关结构降低了大部分电路的工作频率,降低了工艺要求,也降低了功耗。通过调整时钟与数据间的相位关系,提高相位裕度,降低了数据抖动。采用1．8V 0．18μm CMOS工艺进行设计。用Hspice仿真器在各种PVT情况下做了仿真,结果表明该转换器在输出4Gbps数据时平均功耗为395μW,抖动18s^-1． 相似文献
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一款用于芯片间高速通讯的微型低压差分信号(mini Low Voltage Differential Signaling, mini-LVDS)接收器,利用新型的差分输入级实现了轨到轨的输入,以共用负载管的NMOS和PMOS输入对来接收信号,二极管连接的负载管钳制稳定了输出的共模、差模.同时输入级增益不受偏置电流制约,功耗低.NMOS输入对以差分对形式工作,能抑制共模、差模噪声. 相似文献
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