三维圆柱形电荷俘获存储器件的继续微缩对其性能的影响

本文详细地研究了关键尺寸的继续微缩对三维圆柱形无结型电荷俘获存储器器件性能的影响。通过Sentaurus三维器件仿真器,我们对器件性能的主要评价指标进行了系统地研究,包括编程擦除速度和高温下的纵向电荷损失及横向电荷扩散。沟道半径的继续微缩有利于操作速度的提升,但使得纵向电荷损失, 尤其是通过阻挡层的纵向电荷损失,变得越来越严重。栅极长度的继续微缩在降低操作速度的同时将导致俘获电荷有更为严重的横向扩散。栅间长度的继续微缩对于邻近器件之间的相互干扰有决定性作用,对于特定的工作温度及条件其值需谨慎优化。此外,栅堆栈的形状也是影响电荷横向扩散特性的重要因素。研究结果为高密度及高可靠性三维集成优化提供了指导作用。     

通过多次淀积多次退火与Ti吸氧技术相结合来改善后栅工艺中高k金属栅的性能

本文的原子层淀积（ALD） HfO2薄膜采用新颖的多次淀积多次退火（MDMA）技术进行制备,并在有Ti吸氧层和没有Ti吸氧层两种情况下分别进行性能研究。 与传统的一次淀积一次退火相比,采用多次淀积多次退火后的器件漏电明显减小,同时,等效氧化层厚度（EOT）也被Ti吸氧层有效控制。器件性能的提升与淀积和退火次数密切相关（在保持总介质层厚度相同的情况下）。透射电子显微镜（TEM）和能量色散X射线光谱（EDX）分析表明,氧同时注入高k（HK）薄膜和中间层（IL）很可能是导致器件性能提升的主要原因。因此在后栅工艺中MDMA技术是一种改善栅极特性的有效方法。     

后栅工艺高k/金属栅结构NMOSFET偏压温度不稳定性特性研究

本文对后栅工艺高k/金属栅结构NMOSFET偏压温度不稳定性特性进行了研究。在加速应力电压和高温条件下,NMOSFET的阈值电压的退化与时间呈幂指数关系。然而幂指数随应力电压的增大而减小;在本文中,应力从0.6V到12V,幂指数则相应的由0.26减小到0.16。通过对应力前后器件的亚阈值特性分析,在应力过程中没有界面态产生。根据实验数据提取到数值为0.1eV的热激活能,表明偏压温度不稳定性是由栅介质中预先存在的陷阱俘获从衬底隧穿的电子造成的。恢复阶段的测试显示阈值电压的退化与对数时间呈线性关系,同时可以用确定的数学表达式来表明其与应力电压和温度之间的关系。     

用于纳米器件的电子束与光学混合光刻技术

成功开发出了一种可用于纳米结构及器件制作的电子束与光学光刻的混合光刻工艺。通过两步光刻工艺,在栅结构层上采用大小图形数据分离的方法,使用光学光刻形成大尺寸栅引出电极结构,利用电子束直写形成纳米尺寸栅结构,并通过图形转移工艺解决两次光刻定义的栅结构的叠加问题。此混合光刻工艺技术可以解决纳米电子束直写光刻技术效率较低的问题,同时避免了电子束进行大面积、高密度图形曝光时产生严重邻近效应影响的问题。这项工艺技术已经应用于先进MOS器件的研发,并且成功制备出具有良好电学特性、最小栅长为26 nm的器件。     

注入与原位掺杂ETSOI PMOSFETs性能模拟分析

利用TCAD对注入掺杂和原位掺杂ETSOI PMOSFETs进行模拟仿真分析。用从模拟中提取出来的关键特性参数进行对比,以此分析它们性能优劣。在Vtsat一样时,25 nm 栅长注入掺杂器件Ion比原位掺杂的要大200 uA/um左右。同时,9~11 nm Tsi注入掺杂器件的DIBL和SSsat也要小30~50 mV/V 和 6.3~9.1 mV/dec。在栅长为15 nm时,原位掺杂器件的ΔVtsat为-31.8 mV/nm,而注入掺杂器件却仅有-6.8 mV/nm。这些仿真结果表明通过注入得到的ETSOI PMOSFET器件性能比原位掺杂的性能更好,更稳定。     

碳注入对 Ni0.95(Pt0.05)Si热稳定性影响探究

在两步快速热退火硅化之前,对硅衬底进行不同剂量的碳注入,以此探究碳对Ni0.95(Pt0.05)Si薄膜热稳定性的影响。与没有碳注入的比起来,1e15 cm-2和3e15 cm-2碳剂量注入得到的Ni0.95(Pt0.05)Si薄膜热稳定性分别被改善了100 oC和150 oC。通过方块电阻测量,XRD物相分析和SEM图像对比发现,沉淀在Ni0.95(Pt0.05)Si晶界处和Ni0.95(Pt0.05)Si/Si的界面处的碳原子是Ni0.95(Pt0.05)Si薄膜热稳定性提高的原因,而且碳的注入还在一定程度上改变了硅化反应中NiSi晶粒生长的择优取向。这些发现对Ni0.95(Pt0.05)Si:C材料的应用都将很有意义。     

超薄SiO2/HfO2双层栅介质的时变击穿特性和击穿机制的研究

The characteristics of TDDB （time-dependent dielectric breakdown） and SILC （stress-induced leakage current） for an ultra-thin SiO2/HfO2 gate dielectric stack are studied. The EOT （equivalent-oxide-thickness） of the gate stack （Si/SiO2/HfOz/TiN/TiA1/TiN/W） is 0.91 am. The field acceleration factor extracted in TDDB experi- ments is 1.59 s.cm/MV, and the maximum voltage is 1.06 V when the devices operate at 125 ℃ for ten years. A detailed study on the defect generation mechanism induced by SILC is presented to deeply understand the break- down behavior. The trap energy levels can be calculated by the SILC peaks： one S1LC peak is most likely to be caused by the neutral oxygen vacancy in the HfO2 bulk layer at 0.51 eV below the Si conduction band minimum; another SILC peak is induced by the interface traps, which are aligned with the silicon conduction band edge. Fur- thermore, the great difference between the two SILC peaks demonstrates that the degeneration of the high-k layer dominates the breakdown behavior of the extremely thin gate dielectric.