一种900-MHz 20-mW CMOS功率放大器的设计

提出了一个工作电压为3V，工作频率900MHZ，输出功率为20mW的高效率CMOS功率放大器。为了达到设计目标，文章采用了一些特殊的方法，包括三级放大结构，级间的调谐匹配和层叠差分结构。     

一个新的MOS模拟单元电路版图的STACK生成方法

提出了一种新的MOS模拟单元电路的STACK版图自动生成方法。该方法将电路网表映射为扩散图,基于扩散图进行电路划分、模板匹配和对称查找。提出的对称查找算法适用于非全对称电路的最大匹配对称结构查找。文中改进了Atallah欧拉路径生成算法,通过增加哑元条保证欧拉路 径的生成。对生成的STACK,采用分布式寄生电容模型计算各个节点的寄生电容,并计算STACK的面积和形状,以确保其能够满足设计要求。     

一种模拟集成电路布线中的contact,via定位算法

模拟电路布线通常采用无网格的布线模式,这就存在如何在整个布线平面中确定连线间的contact和via的位置的问题,文中提出了一种在任意曼哈顿多边形中求最大内接矩形的算法,该算法通过准确,快速地搜索出放置contact和via的空间,以提高整个布线的效果并降低布线过程在时间上的消耗。     

Amodgen:基于约束的CMOS模拟电路器件版图生成器

器件版图生成是模拟电路版图设计自动化的关键问题之一,为了使ＭＯＳ器件版图的性能、形状、面积能在生成阶段得到综合优化,从而有助于解决高层次的模拟电路模块间的布局和布线问题,提出了一种新的模拟电路器件版图生成方案,并开发了基于几何约束、寄生约束、匹配约束的模块生成器Ａｍｏｄｇｅｎ,Ａｍｏｄｇｅｎ针对不同的器件采用不同的版图结构,如ＭＯＳ晶体管的交指（ｉｎｔｅｒｄｉｇｉｔｉｚｅ）结构,电容的同心阵列结构     

基于改进的Voronoi图划分的边界元衬底耦合参数提取技术

提出了一种快速而准确的数模混合集成电路衬底耦合参数提取方法。采用边界元法求解衬底耦合电阻,与有限差分法相比,计算速度提高了一个数量级以上,且可以保持精度,结合改进的Ｖｏｒｏｎｏｉ图来划分版图,生成的衬底ＲＣ网络数目远小于同样采用Ｖｏｒｏｎｏｉ图的文献「４」,而且解决了文献「４」中由于解析公式计算衬底电阻导致精度不高的问题。     

基于性能的LUT结构的FPGA的再设计算法

本文提出一个基于性能的LUT结构的FPGA的再设计算法,该算法采用特征函数以及对原布尔网络进行相应的约束实现电路的再设计。因为不改变网络的拓扑结构,从而避免了在再设计过程中重新考虑电路的时延和布局布线结果。     

动静态结合排序决策的可满足性问题解决器

采用冲突驱动回溯、两观察变量法等思想,静态分析和动态更新相结合的排序决策,鼓励冲突,尽早剪除不满足解空间,提高算法速度.根据变量正反文字出现次数的乘积进行初始排序,优先考虑正反文字出现次数较多变量的赋值;采用冲突驱动、动态更新变量顺序、优先考虑发生冲突子句中变量的赋值,尽可能避免当前冲突.实验结果表明：与采用其他决策策略的解决器相比,文中的解决器拥有一定的速度优势.     

基于布通率的FPGA装箱算法

提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布线所需的通道数.该算法和已有算法相比较,线网数和布线通道数都减少约30%. 算法的时间复杂度仍然是线性的.     

C波段大型功分馈电网络设计

给出了工作在C波段、相对带宽为5%的1-40的大型功分馈电网络的具体实现过程。利用HFSS、DESIGENR等电磁软件进行了仿真设计和硬件实现。测试结果表明在所要求的频段内网络的输入驻波小于1.30,相位误差小于9°。该功分网络已应用于直线阵的馈电。     

时延差驱动的门级耗估算算法

提出一种基于ROBDD图和时延差的组合电路门级平均功耗估算算法，该算法适用于单位延迟模型和一般的延迟模型。算法用时匀质Markov链模型描述信号的变化，电路中各节点的开关活动率用功能翻转与毛刺翻转之和来衡量；根据信号之间的再汇聚特性生成超门，构造局部的ROBDD图（最简有序二叉决策图）来估算功能翻转；根据信号到达单元门各输入端之间的延迟差，构造毛刺产生模型，估算毛刺翻转。该算法通过构造 节点的有约束超门缩小了ROBDD的规模；在考虑信号再汇聚而导致的信号相关性的同时，还比较精确地考虑由于延时误差而产生的毛刺功耗。实验结果显示，与Monte-Carlo统计模拟方法相比，算法的估算精度在10％以内，运行速度要快一个数量级。