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功耗和时延双重驱动的VLSI布局算法 总被引:3,自引:2,他引:1
针对超大规模的门阵列和标准单元电路,本文提出一种功耗和时延双重驱动的VLSI布局算法.以往发表的布局算法中,很少能够同时处理功耗和时延的双重约束.在以往的时延驱动布局算法中,仅有一个算法[3]能够处理超大规模的电路;该算法尚存在以下问题:1)其基本思想只能处理组合电路;2)延迟模型过于简单,因而不适合深亚微米工艺;3)该算法不是基于全路径的.我们的算法克服了这些问题,能够精确地控制最长路径延迟,同时保证优秀的布局质量和功耗的均匀分布.而且,对于超大规模的电路,我们的算法是同类算法中最快的. 相似文献
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本文针对门阵列和标准单元设计系统提出一种分级的时延驱动布局算法,以前的时延驱动布局算法除了文献[22]以外都不是分级的,因而运算时间很长,而且最长路径上的信号延迟达不到最优;而文献[22]的算法只能处理时序关系是DAG图(有向无环图)的电路,也就是说,电路中不能包含寄存器元件,本文的算法是适用于一般的电路.与RITUAL/Tiger系统比较,我们用比较短的运算时间得到了较小的信号延迟. 相似文献
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