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本文在深入学习理解H.264帧间预测原理的基础上,采用四段流水结构来实现整个帧间预测过程。以Verilog HDL语言完成寄存器级设计,并分析了各个模块,针对参考像素的重复使用性,采用了一种Cache结构来进行缓存。并对分像素预测依据H.264标准设计了一种并行内插运算电路。通过Modelsim的功能仿真和Design Compiler的综合。证明该电路是正确的。能够满足4:2:0制式下16CIF格式图片30fps(帧/秒)的实时解码处理需求。 相似文献
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