首页 | 本学科首页   官方微博 | 高级检索  
文章检索
  按 检索   检索词:      
出版年份:   被引次数:   他引次数: 提示:输入*表示无穷大
  收费全文   3篇
  免费   0篇
无线电   3篇
  2012年   2篇
  2004年   1篇
排序方式: 共有3条查询结果,搜索用时 15 毫秒
1
1.
基于USB的数据采集系统设计及实现   总被引:2,自引:0,他引:2  
讲述了一种基于USB的12b高速数据采集与信号分析系统的设计,设计中采用了FPGA(可编程逻辑器件)实现时序逻辑信号的控制,从而整个系统的设计具有很大的灵活性。该系统在Windows2000环境下的驱动程序及用户应用程序采用的是Visual C^ 语言实现的,而固件代码则是用C语言实现的。系统具有低成本、高性能的特点,能够广泛应用于测控、信号分析等多个领域。  相似文献   
2.
孙重磊  王大庆 《电子科技》2012,25(11):42-44
针对高阶FIR抽取滤波器直接型结构和多相滤波结构中存在乘法器资源使用较多,导致实际系统实现困难的问题,提出了一种适合FPGA实现的高效多相结构。该结构采用分时复用技术,通过提高FPGA工作时钟频率,对降采样后的滤波路数和每一路FIR滤波器中乘积和操作均复用一个乘法器,从而大幅节约了FPGA中乘法器资源的使用。结果表明,针对4 096阶滤波器和降采样率为512的实际抽取滤波器系统,只需要8个乘法器,且在Xilinx公司Virtex IV芯片上能稳定工作在204.8 MHz的时钟频率上。  相似文献   
3.
孙重磊 《电子科技》2012,25(9):132-135
基于Good—Thomas映射算法和ISE快速傅里叶变换IP核,设计了一种易于FPGA实现的24点离散傅里叶变换,所设计的24点DFF模块采用流水线结构,主要由3个8点FFT模块和1个3点DFT模块级联而成。并且两级运算之间不需要旋转因子,整个DFF模块仅仅需要14个实数乘法器,布局布线后仿真工作时钟频率可达200MHz。首先根据Good—Thomas算法将并行的24路输入信号分成3组,每组8路信号,并进行并/串转换,得到3路串行信号;其次。将3路串行信号分别输入至3个FFrIP核模块进行8点FFT运算;然后,将上述3个FFrIP核模块同一时刻输出的3路信号进行3点DFF变换;最后,将得到的3路并行输出信号分别进行串/并转换,得到24路DFF输出信号。此外,设计的24点DFT结构还具有很好的扩展性,通过修改FFTIP核变换点数参数便可实现长度N=3×2^N点DFT。  相似文献   
1
设为首页 | 免责声明 | 关于勤云 | 加入收藏

Copyright©北京勤云科技发展有限公司  京ICP备09084417号