一种高性能数字下变频硬件计算结构

数字下变频是软件无线电的核心技术,随着通信技术的发展,如今对其处理速度要求越来越高。现提出了一种高性能的数字下变频硬件计算结构,使用CORDIC,流水线划分,重定时等技术来优化数字下变频各个模块的硬件结构。通过和传统设计方案的实验比较,证明了本方案能在将FPGA总体资源使用等效门数减少29．54％的情况下,将最高数据吞吐率提升6．74倍。     

带缓冲器的3D-IC时钟布线

为了在基于TSV的3D-IC中实现成本效率高的时钟树布线,介绍一个3D时钟树综合算法.对于一个给定抽象时钟树的拓扑结构,给出了一个3D时钟树嵌入算法来最小化TSV个数。如果没有给定抽象树拓扑结构,提出了一个NN-3D算法来生成抽象树.最后,插入缓冲器来进一步降低时钟树的延时以及最大负载电容.这几个步骤连接起来就形成一个完整的时钟树综合算法.通过Matlab建模验证,这个算法在布线总长度、延时、功耗以及TSV个数等各方面综合考量下获得了很好的效果,进一步降低了3D-IC的成本以及功耗散热问题.