应用于0.5～12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计

文中采用28 nm CMOS工艺,设计了一款应用于半速率CDR电路中的相位插值器。该插值器采用锁相环提供的正交参考时钟,通过编码控制的DAC电流源调整电流权重控制输出相位,一个周期内可实现128次相位插值。为了提高接收器在多通道、多协议的性能,提出了输入时钟整形电路对斜率进行调节,提高了线性度。仿真结果表明,插值器在6.25 GHz工作频率下线性度良好,微分非线性（DNL）最大不超过1 LSB,积分非线性（INL）最大不超过2 LSB,实现了高线性度、宽频率范围的设计目标。