一种驱动大容性负载的三级运算放大器

提出了一种低功耗、高增益、可驱动大容性负载的三级运算放大器。通过采用共源共栅密勒补偿技术和工作在亚阈值区域的跨导提升运算放大器,以低的功耗成本显著减小了补偿电容。通过将负载有关的非主极点推向更高的频率,达到了改善带宽和稳定性的目的。该运算放大器采用UMC 28 nm HLP CMOS工艺进行设计和验证。结果表明,当驱动高达10 nF的容性负载时,总补偿电容仅为440 fF。在1.05 V电源电压下,该运算放大器消耗52 μA 的电流,单位增益带宽为4.84 MHz,增益大于100 dB。     

基于TAS-TIS结构和前馈路径的两级CTLE的设计

在高速接口电路中,接收机通常采用连续时间线性均衡器(Continuous-Time Linear Equalizer, CTLE)消除符号间干扰(Inter-Symbol Interference, ISI)对信号传输的影响。为提高CTLE电路的高频增益和减少芯片面积,基于UMC(United Microelectronics Corporation)28 nm工艺,设计了一款最大速率为50 Gbps的CTLE电路,其主体电路由跨导级联跨阻抗(Trans-Admittance Trans-impedance, TAS-TIS)结构和前馈路径的两级CTLE电路构成。在传统CTLE的基础上,使用有源电感做负载,以反相器为基础构建跨阻放大器和在输入管增加前馈通路等方式,有效地扩展了电路的工作频率。仿真结果显示,均衡后40 Gbps PAM4(4-Level Pulse Amplitude Modulation)信号、50 Gbps PAM4信号和28 Gbps NRZ(Non Return Zero Code)信号的眼图眼宽分别达到了0.68,0.5,0.92个码元间隔(UI),可满足后级电...     

高精度分段曲率校正CMOS带隙基准的设计

本文提出了一种新颖的分段曲率校正技术,未增加额外掩模,在标准CMOS工艺条件下就可简单实现曲率校正,使带隙基准的温度系数减少约十倍.这种方法可应用到任何一种工艺获得非线性补偿.在SMIC 0.18μM CMOS 的工艺条件下,设计了一种高精度分段曲率校正全差分带隙基准.模拟结果表明输出差分参考电压为1.9997V,输出噪声电压为225nV/ Hz ,电源抑制比为98dB.并在CSMS 0.5μM混合信号工艺条件下,高精度分段曲率校正单端带隙基准嵌入到单片100MHz PWM控制BUCK DC-DC转换器中提供参考电压,测试结果表明参考电压为1.2501V,输出噪声电压为670Nv Hz ,电源抑制比为66.7dB,温度系数为2.7ppm/℃提高了6倍.本设计采用电流形式,因而通过改变参数,可使输出差分或单端参考电压小于1V,适合低压低功耗的便携式设备.     

一种嵌入式低功耗高精度带隙基准的设计

提出了一种自偏置,共源共栅(Cascode)结构的标准CMOS带隙基准电路,未使用运算放大器,占用面积小,功耗低,有利于集成到低功耗电路系统.采用新颖的Power On Reset 电路解决了自偏置电路的启动问题.采用基极电流消除技术和基极电阻补偿技术实现高精度.在UMC 0.25 μm 3.3 V电源电压CMOS工艺条件下进行模拟验证,模拟结果表明:带隙基准输出电压为1.208 3 V,在-20～80 ℃温度范围内,温度系数为8×10-6/℃,电源抑制比(PSRR)为-65.8 dB,功耗小于200 μW,输出噪声225 nV/Hz.     

JESD204C协议接收端64B/66B链路层电路设计

提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案.利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度.采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cyclic Redundancy Check,CRC12)校验电路的设计...     

基于6 Gsample/s 12 bit ADC接口控制层电路设计与实现

基于JESD204C协议设计了一种应用于6 Gsample/s 12 bit ADC的高速串行接口控制层电路，该电路采用64B/66B链路层实现数据的高速率传输，同时增加8B/10B链路层以满足数据的低速率传输，提高了接口电路的兼容性，控制层电路的传输层采用两级映射结构，64B/66B链路层采用并行加扰，8B/10B链路层采用4路并行编码法，减少电路面积，提高电路时序性能。本文采用Verilog HDL语言对电路进行RTL级描述，且在VCS软件上进行功能验证。结果表明控制层电路能够实现所设计的14种工作模式，基于TSMC 90nm CMOS 工艺，在Design Compiler平台上对电路进行综合，报告表明该电路在高速率传输模式下最高工作频率为384ＭＨｚ，单通道数据最高输出速率为24.5Ｇｂｉｔ/ｓ，在低速率传输模式下最高工作频率为357ＭＨｚ，单通道数据最高输出速率为11.4Ｇｂｉｔ/ｓ。     

80 Gbit/s PAM4光接收机低噪声模拟前端电路设计

采用UMC 28 nm CMOS工艺,设计了一款应用于光接收机、工作在80 Gbit/s PAM4的低噪声模拟前端电路(AFE)。对噪声和带宽进行折中设计,采用了跨阻放大器(TIA)级联连续时间线性均衡器(CTLE)技术和输入电感峰化技术。为了更好地控制低频增益,进一步拓展带宽,采用了跨导跨阻(gm-TIA)结构的VGA。在输入电容100 fF和供电电压1.2 V下,实现的跨阻增益为48.5 dBΩ,带宽为36.1 GHz,平均等效输入噪声电流为22.6 pA/Hz,功耗为14.5 mW。