衬底电压自举结构的10位120 MS/s SAR ADC

基于采样管衬底电压自举结构,提出了一种高线性低阻抗采样开关技术。在保证采样开关等效输入阻抗较小的同时,实现了采样开关的源/漏极与衬底之间的寄生电容不随输入信号幅度的变化而变化;减小了动态比较器输入管的等效导通电阻,提高了动态比较器输入管的跨导,解决了动态比较器的速度与噪声折中的难题。基于65 nm CMOS工艺,设计了一种10位120 MS/s SAR ADC。在1 V电源电压下,功耗为1.2 mW,信号噪声失真比SNDR> 55 dB,无杂散动态范围SFDR> 68 dB,在奈奎斯特采样情况下,优值(FoM)为22 fJ/(conv·step)。     

基于比较器亚稳态抑制技术的8位320 MS/sSAR ADC

提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s 的逐次逼近型模数转换器(SAR ADC)。该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率。同时,提出一种转换时间复用技术,使ADC能在转换与采样模式之间快速切换。与传统技术相比,随着工艺角、电源电压和温度(PVT)的变化,ADC的采样时间会被最大化。基于65 nm CMOS工艺,设计了一种8位320 MS/s SAR ADC。芯片测试结果表明,在1 V电源电压下,功耗为1 mW,信号噪声失真比(SNDR)>43 dB,无杂散动态范围(SFDR)>53.3 dB。SAR ADC核的芯片面积为0.021 mm²,在Nyquist采样率下,优值为29 fJ/step。     

一种基于电容匹配算法的低噪声SAR ADC设计

设计了一个12位,采样速率为120 kS/s的SAR ADC。提出了一种12位精度下,能在电容面积和精度之间进行折中的算法,使得电容的整体面积、速度和功耗达到优化。通过对比较器的设计,解决了在噪声环境下,影响比较器性能的电荷注入、带宽、转换速度等问题。在0.35 μm 2P5M CMOS工艺下进行了流片,测试结果表明,设计的SAR ADC的DNL和INL均小于±1 LSB,功耗为1.5 mW。     

SAR ADC移位寄存方式的优化

逐次逼近型模数转换器主要由电容阵列、比较器和数字控制电路组成。传统的数字控制电路保存一位数据时,需要依次经过移位和锁存两个步骤,因此每位数据的延迟约为两个D触发器的延迟时间,制约了转换速度。通过优化数字控制电路的移位寄存方式,使移位和寄存两个步骤只间隔一个与门的延迟时间,每次移位寄存的总延迟降低为一个D触发器和一个与门的延时之和,提高了转换速度。仿真分析表明,改进的逻辑结构延迟较传统结构降低了约28%。     

采用采样开关线性增强技术的12位100 MS/s SAR ADC

提出了一种采用采样开关线性增强技术的12位100 Ms /s SAR模数转换器(ADC)。首先采用了一种基片浮动技术,随着输入信号的变化,采样开关的寄生电容变化减小,总寄生电容降低。其次采用了一种采样开关基片升压技术,降低了采样开关的导通阻抗。最后,采用40 nm CMOS工艺制作了一种12位100 MS/s SAR ADC。测试结果表明,在电源电压1 V下,该ADC的SNDR为64.9 dB,SFDR为83.2 dB,消耗功率为2 mW。该ADC的核心电路尺寸为0.14 μm×0.14 μm。FoM值为13.8 fJ/(conv·step) @Nyquist频率。     

数模混合电路的全芯片防静电保护

随着集成电路的迅速发展,特别是数模混合电路的广泛应用,静电放电(ESD)已成为导致集成电路内部静电损伤的可靠性问题,它常常在集成电路的输入、输出端口以及从电源到地的电路内部形成,给芯片的制造和设计带来了很大的困难.文章对芯片防静电保护电路进行了总结,分析和讨论了几种数模混合电路防静电保护技术.