基于特殊DA方案的DLMS自适应滤波器设计

为了提高DLMS自适应滤波器的处理速度、降低其FPGA实现时所消耗的逻辑资源,提出了一种特殊DA方案。此方案基本结构主要包含I-LUT和K-LUT两个模块,前者用于存放输入采样值的所有可能组合之和,后者用于更新该滤波器的权值并且计算其输出信号。Matlab软件仿真验证了该自适应滤波器设计的可行性和正确性,Quartus II硬件仿真证明,基于此DA方案的自适应滤波器比基于通常的MAC方案的自适应滤波器具有更高的处理速度且消耗更少的逻辑资源。     

基于Booth\CSD混合编码的模2~n+1乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。     

基于Booth\CSD混合编码的模 乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模 乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/ CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。     

基于FPGA和符号LMS算法的自适应滤波器设计

为了减少实现基于FPGA和LMS算法的自适应滤波器过多消耗硬件资源的问题,提出了符号LMS算法,通过降低乘法运算的次数来提高自适应滤波器的运行速度,并使用流水线技术进行优化。软件仿真验证了符号LMS算法的可行性,硬件仿真证实了采用该算法和流水线技术的自适应滤波器的优越性。