一种基于斯坦福RRAM模型的参数提取方法

阻变随机存取存储器(RRAM)是一种新型非易失性存储器件,比主流的闪存(Flash)器件具有更快的读/写速度、更低的编程电压和功耗。然而由于工艺不成熟等因素,RRAM准确的器件模型需要在已有的斯坦福物理模型基础上,对多达6个曲线拟合参数反复进行调整,具有一定的建模难度。提出了一种简并参数的建模方法,通过器件实测数据计算出其中4个曲线拟合参数I₀、g₀、γ₀、β。该方法大大降低了将物理模型适配为实际模型的建模难度,且由于基于实测数据,该建模方法理论上对不同工艺具有适配性。最后在不同工艺条件下制作了基于HfO_x材料的RRAM器件,并验证了该方法的有效性、先进性和准确性。     

基于FPGA的LED大屏幕显示控制器设计

描述了一个使用FPGA控制LED点阵屏幕的系统,该系统使用VerilogHDL编制代码,实现了LED屏幕的字符、图像显示与简单的动画效果,在QuartusII平台上通过了编译与仿真。本系统稳定可靠,性能强。     

一种流水线ADC数字校准算法实现

校准系统是实现高精度高速度流水线ADC的关键技术之一.论文对流水线ADC结构进行描述,对误差来源进行分析,并且对通过计算每级转换函数跳变点高度来得到权重的校准算法进行研究,最后提出校准算法实现方案,进行实现并且给出实现结果与版图.实现结果表明:完成校准系统只需要一些纯粹的数字电路,实现简单.同时,算法仿真结果表明,这种算法可以满足高精度ADC的要求,是一种实现性、可靠性好的校准算法实现方法.     

一种应用于流水线A/D转换器的数字校准算法

通过输入比较器阈值电压到流水线电路计算跳变点高度，重新计算权重，进行数字校准。这种校准方法与数字冗余结合，属于纯数字电路实现，在可实现性与可靠性上具有很大的优势。仿真结果表明，这种方法能保证高精度。     

一种低功耗实时时钟RTC设计

本文设计了一款小面积低功耗实时时钟RTC。通过使用Link-joint异步自时钟电路结构和设计方法,有效降低了实时时钟RTC的电路面积和计时过程中的动态功耗。在异步设计平台和同步设计平台相结合的设计流程中,采用SMIC55nm工艺库,在32.768kHz频率的时钟输入下,优化后的实时时钟RTC的面积比同步实时时钟RTC降低了43.5%,计时过程的总功耗降低了85.08%。     

流水线ADC的一种数字校准算法与实现结构

校准是实现高精度高速度流水线A/D转换器的关键技术之一.对流水线A/D转换器进行了分析;对一种通过注入比较器阈值电平作为测试信号,以转换曲线跳变点高度的变化来得到新权重的数字校准算法进行研究;提出了一种数字校准算法实现方案.仿真结果表明:这种数字校准算法可以满足高速高精度A/D转换器的性能要求.     

一种12位500MS/s电流舵DAC的设计

基于中芯国际SMIC0.18μm标准CMOS 1P6M工艺,在Cadence EDA平台下设计完成了一款12位、采样率500 MHz的电流舵DAC。电路主体结构采用5+3+4的分段方式,其中模拟部分采用3.3 V电源供电,数字部分采用1.8 V供电,满量程电流20 mA,单端负载为25Ω,在时钟信号500 MHz、输入信号1.586 914 MHz的条件下,测得SFDR为91 dB,电路的INL为±0.25 LSB、DNL为±0.15 LSB,整体功耗为75.6 mW。     

一种10位10 MS/s自补偿SAR A/D转换器

基于SMIC 0.18 μm CMOS工艺,设计了一种10位自补偿逐次逼近(SAR)A/D转换器芯片。采用5+5分段式结构,将电容阵列分成高5位和低5位;采用额外添加补偿电容的方法,对电容阵列进行补偿,以提高电容之间的匹配。采用线性开关,以提高采样速率,降低功耗。版图布局中,使用了一种匹配性能较好的电容阵列,以提高整体芯片的对称性,降低寄生参数的影响。在输入信号频率为0.956 2 MHz,时钟频率为125 MHz的条件下进行后仿真,该A/D转换器的信号噪声失真比(SNDR)为61.230 8 dB,无杂散动态范围(SFDR)达到75.220 4 dB,有效位数(ENOB)达到9.87位。