Active Store Window: Enabling Far Store-Load Forwarding with Scalability and Complexity-Efficiency

Conventional dynamically scheduled processors often use fully associative structures named load/store queue (LSQ) to implement the value communication between loads and the older in-flight stores and to detect the store-load order violation.But this in-flight forwarding only occupies about 15% of all store-load communications,which makes the CAM-based micro-architecture the major bottleneck to scale store-load communication further.This paper presents a new micro-architecture named ASW (short for active store window).It provides a new structure named speculative active store window to implement more aggressively speculative store-load forwarding than conventional LSQ.This structure could forward the data of committed stores to the executing loads without accessing to L1 data cache,which is referred to as far forwarding in this paper.At the back-end of the pipeline,it uses in-order load re-execution filtered by the tagged SSBF (short for store sequence bloom filter) to verify the correctness of the store-load forwarding.The speculative active store window and tagged store sequence bloom filter are all set-associate structures that are more efficient and scalable than fully associative structures.Experiments show that this simpler and faster design outperforms a conventional load/store queue based design and the NoSQ design on most benchmarks by 10.22% and 8.71% respectively.     

面向模型检验的跨时钟域设计电路 特性生成方法

对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低.     

基于关键信号的路径覆盖率模型

针对使用路径覆盖率作为验证目标时出现的路径数量庞大、覆盖率难以快速提高等问题,使用控制流图表示代码逻辑结构,采用数据流分析技术对待验证路径进行合理的化简．所产生的路径集合规模小、针对性强,有利于尽早发现设计错误．最后使用遗传算法生成模拟矢量,并基于北京大学“众志．863系统”芯片中的功能模块给出实验结果,说明该覆盖率模型的有效性．     

使用局部建模的微处理器测试程序自动生成方法

模拟仿真方法是当前微处理器功能验证的主要方法,然而在验证工作后期需要耗费大量的时间来检验余下复杂的功能点,验证收敛速度缓慢.针对该问题,本文在覆盖率增长缓慢时,引入结合模型检验引擎的测试程序生成方法.该方法首先采用局部建模策略为处理器构建抽象设计模型,然后使用模型检验引擎读入该模型并产生测试生成指导规则,最后,随机测试...     

一种基于值预测和指令复用的按序处理器预执行机制

 为提高按序处理器的性能和能效性,本文提出一种基于值预测和指令复用的预执行机制(PVPIR).与传统预执行方法相比,PVPIR在预执行过程中能够预测失效Load指令的读数据并使用预测值执行与该Load指令数据相关的后续指令,从而对其中的长延时缓存失效提前发起存储访问以提高处理器性能.在退出预执行后,PVPIR通过复用有效的预执行结果来避免重复执行已正确完成的指令,以降低预执行的能耗开销.PVPIR实现了一种结合跨距(Stride)预测和AVD(Address-Value Delta)预测的值预测器,只记录发生过长延时缓存失效的Load指令信息,从而以较小的硬件开销取得较好的值预测效果.实验结果表明,与Runahead-AVD和iEA方法相比,PVPIR将性能分别提升7.5%和9.2%,能耗分别降低11.3%和4.9%,从而使能效性分别提高17.5%和12.9%.     

面向UMPC的北大众志-SK系统芯片设计

如何更好地满足3C融合的需求,是超便携个人计算机(UMPC)普及的关键.北大众志-SK系统芯片,将传统个人计算机中分布在主板上的中央处理器、北桥与南桥芯片组、显示控制器和其它输入输出控制设备等众多芯片的功能集成到单一芯片中.该系统芯片采用2D/3D扩展指令、软硬协同视频解码加速部件、硬件视频编解码等方式,在高效完成多媒体处理的前提下,有效降低了对中央处理器性能的需求.通过在单芯片内部实现多层次的存储架构,简化了数据的传输路径,提高了数据传输的效率,从而提高系统性能.此外,在该系统芯片中还实现了众多主流的输入输出接口控制部件,以满足个人计算机的日常应用需求.该设计达到了高集成度、高性能、低功耗的设计目标,提供了面向教育、电子政务和个人信息处理等领域的低成本、低功耗、易使用、便于维护的UMPC解决方案.     

Research Progress of UniCore CPUs and PKUnity SoCs

CPU and System-on-Chip(SoC) are two key technologies of IT industry.During the course of ten years of research,we have defined the UniCore instruction set architecture,and designed the UniCore CPU and the PKUnity SoC family.This cross-disciplinary practice has also fostered many innovations in microprocessor architecture,optimizing compilers,low power design,functional verification,physical design,and so on.In the mean time,we have put technology transfer on the list of our top priorities.This effort has...     

面向SoC系统芯片中跨时钟域设计的模型检验方法

 传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长.     

使用贝叶斯网络的高效模拟矢量生成方法

以提高验证效率、缩短验证周期为目标,使用贝叶斯网络优化模拟矢量,有效地缩小了用于回归测试的模拟矢量规模.采用信息论中的互信息作为评测准则,在输入变量和分支语句之间建立贝叶斯网络,并使用该网络进行推理和产生新的模拟矢量.实验结果表明:使用不同推理算法生成的模拟矢量长度大大缩短,平均为原有模拟矢量的1*/10左右,其中最高路径覆盖率达到甚至超过了原有样本.