32位RISC处理器中系统控制协处理器的设计与实现

介绍了基于MIPS体系结构的系统控制协处理器设计与实现,整体结构主要包括翻译后援缓冲器、协处理器控制单元、中断例外管理单元以及协处理器寄存器单元。设计使用可综合的Verilog HDL语言描述,采用Altera公司的QuartusII7．2开发软件及该公司的StratixIIFPGA器件验证实现,并主要完成了协处理器寄存器的读／写,虚拟／物理地址的转换,以及对RISC处理器的中断例外控制等功能,同时通过仿真验证其功能的正确性。     

基于FPGA的UART通信接口设计与实现

通用异步接收发送器在嵌入式系统设计以及SOC设计中得到了广泛的应用.介绍了一种以状态机控制为核心、波特率可调整的UART通信接口在FPGA上实现的方法.设计利用Verilog HDL描述完成设计,进行了多种波特率的功能测试,最后给出了FPGA上的综合实现与验证仿真,仿真和综合结果显示整个设计正确、可靠.设计可经过简单修改形成IP核直接移植至系统设计中,提高了设计效率.