数字IC的射频电磁发射模型建模方法

针对传统方法无法直接得到芯片内核到外部引脚传输路径特性的问题,提出了一种简单有效的数字IC的电磁发射建模方法。该模型由内部活动模型和传输路径模型组成。利用嵌入式环形振荡器的直流响应和外源射频干扰效应,直接测量出芯片内核到外部引脚路径的电压传输率,有效抽取出传输模型结构。利用晶体管级Hspice仿真得到内部活动模型,获得了完整的电磁发射模型。在SMIC 130 nm 工艺的测试芯片上应用该模型,对比模型仿真结果与实物测量结果,验证了该模型建模方法的正确性。该方法可用于系统设计阶段,对数字IC的电磁发射进行预测,使系统能满足电磁发射的要求。     

源端射频干扰下CMOS数字电路的时序失效机理

当前CMOS数字芯片设计流程缺少对电路电磁抗扰性的检验。大幅电磁干扰会导致数字电路出现电路失效,但电路失效的原因以及电路失效与幅度和频率等干扰参数的关系尚不清楚。针对这一问题,详细研究了源端射频干扰下CMOS数字电路的工作状态。通过给出失效与干扰参数的关系的基本理论,得到CMOS数字电路在受扰情况下的失效原因。结果表明,时序错误是大幅电磁干扰引起CMOS电路失效的主要原因。电路失效可通过电路路径延时的漂移和抖动来解释,漂移和抖动与电磁干扰的幅度和频率存在特定关系,因此时序失效是可预测的。基本理论所描述的失效规律可作为EDA工具的原理,用于芯片设计早期阶段对电路的抗扰性检验。