Influence of layout parameters on snapback characteristic for a gate-grounded NMOS device in 0.13-μm silicide CMOS technology

Gate-grounded NMOS （GGNMOS） devices with different device dimensions and layout floorplans have been designed and fabricated in 0.13-μm silicide CMOS technology. The snapback characteristics of these GGN-MOS devices are measured using the transmission line pulsing （TLP） measurement technique. The relationships between snapback parameters and layout parameters are shown and analyzed. A TCAD device simulator is used to explain these relationships. From these results, the circuit designer can predict the behavior of the GGNMOS devices under high ESD current stress, and design area-efficient ESD protection circuits to sustain the required ESD level. Optimized layout rules for ESD protection in 0.13-μm silicide CMOS technology are also presented.     

0.13微米硅化物 CMOS工艺下版图参数对栅极接地 NMOS晶体管骤回特性的影响

本文中,在 0.13微米硅化物 CMOS工艺下, 设计了不同版图尺寸和不同版图布局的栅极接地 NMOS器件。TLP测量技术用来获得器件的骤回特性。 文章分析了器件版图参数和器件骤回特性之间的关系。TCAD器件仿真软件被用来解释证明这些结论.通过这些结论,电路设计者可以预估栅极接地NMOS器件在ESD大电流情况下的特性,由此在有限的版图面积下设计符合 ESD保护要求的栅极接地 NMOS器件。本文同时给出了优化后的 0.13微米硅化物工艺下 ESD版图规则。     

NMOSESD保护器件直流仿真模型设计

本文对NMOS ESD保护器件建模中的骤回现象和寄生效应进行了研究.并据此提出了一个NMOS ESD保护器件的DC模型.该模型包括基于BSIM3模型的MOS管、反映寄生效应的寄生NPN晶体管、衬底电阻和串联电阻.提出了用于描述模型工作在大电流区域时状态的I-V特性计算公式和对模型所需晶体管参数进行提取的方法.仿真结果表明该模型能够较好地描述NMOS ESD保护器件的工作特性.     

0.6 um工艺NMOS ESD保护电路版图优化

本文研究了在0.6um工艺下,数个版图参数对NMOS ESD保护器件性能的影响,并给出了这些版图参数适宜值的范围:提出了用于I/O PAD的ESD保护电路的版图优化方法,并证明了版图优化在提高ESD保护电路性能上的作用.