基于FPGA的B超收发前端电路设计

本文介绍一种基于FPGA的B超前端发射和回波接收放大部分的电路设计方案。FPGA主要用于对发射高压多路电子开关、接收模拟矩阵电子开关的控制和数字化发射延时聚焦等控制的实现。     

一种快速全差分CMOS运算放大器

文章在CSMC0．5μm／5V硅CMOS工艺模型下,设计了一种用于电表计量芯片的全差分运算放大器。该运放采用两级结构,其中第一级为折叠式共源共栅结构,第二级为PMOS输出缓冲结构。文章采用开关电容技术实现共模反馈以稳定输出共模电压,跟传统方法相比,这将能降低芯片面积及降低功耗。采用HSPICE软件对该电路进行仿真,仿真结果表明在负载电容为2pF情况下,该运算放大器具有开环增益为84．7dB、单位增益带宽达44．8MHz、相位裕度为67°、闭环小信号建立时间为39ns。     

新型高速低功耗动态比较器

基于预放大锁存理论,提出了一种新型高速低功耗动态比较器.该比较器采用预放大级、动态锁存器及输出缓冲级构成的三级结构,与传统比较器不同,该比较器采用了一种新型动态结构作为输出缓冲级以实现高速低功耗.在CSMC 0.5 μm/5 V Si CMOS工艺模型下,采用Hspice对电路进行模拟.结果表明在100 MHz的时钟下,精度可达0.2 mV,功耗仅为1.12 mw.