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基于FPGA+DDS的位同步时钟恢复设计与实现 总被引:1,自引:0,他引:1
针对目前常用位同步时钟恢复电路即超前-滞后型锁相环和1位同步器两种方法的不足之处,提出了一种使用DDS原理实现的快速时钟恢复方案。该方案采用DDS技术作为高精度任意分频单元,并在此基础上结合两种方法的优点,完成了位同步时钟恢复的改进设计。该方法适用频率范围宽,同步速度快,同步精度高,能够有效地降低频差的影响。给出了方案设计原理及实现方法,使用FPGA完成设计并对其性能做了分析及仿真、测试。 相似文献
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针对布拉格反射栅的特点,选用ta-C作为高声阻抗材料,Al N作为低声阻抗材料。利用COMSOL Multiphysics对布拉格反射栅薄膜体声波传感器(BAW-SMR)建模并对建立的模型进行固体力学和静电学的有限元仿真分析,得到了传感器的谐振频率、不同布拉格反射栅对数下传感器的导纳特性曲线、阻抗特性曲线以及形变位移图。通过对比分析得出当前条件下布拉格反射栅对数为4对时,传感器的阻抗特性曲线平滑,谐振频率为3. 258 GHz;当布拉格反射栅对数为3对或5对时,阻抗特性曲线存在寄生谐振。针对存在寄生谐振的传感器,选取具有3对布拉格反射栅的传感器进行优化,通过改变传感器上电极的尺寸和厚度来消除寄生谐振,实现了对寄生谐振峰的有效抑制,为进一步的研究提供了理论依据。 相似文献
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针对雷达、通信、电子计量与测试领域对高精度、低噪声、高分辨率、可编程脉冲信号的需求,设计了一种皮秒级可调脉宽脉冲码型生成电路,用于产生脉宽精密可控的多模式多功能系列化脉冲码型信号。该脉冲码型生成电路基于小数分频原理,改变小数分频比将小数杂散移至高频段并由环路低通滤波器滤除,达到降低脉冲信号噪声的目的,在此基础上通过并串转换芯片产生目标信号以及向FPGA提供时钟信号以弥补FPGA本身时钟频率低,精度差的缺点。测试结果表明,脉冲生成电路可产生脉冲频率范围为1mHz~400MHz、最小占空比步进为~的脉冲信号,脉冲信号生成电路输出信号码型可选择归零码、不归零码、归一码、伪随机码等脉冲码型格式的脉冲码型信号。 相似文献
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针对三相并网逆变器入网电流控制中存在的电网不确定扰动、系统在dq坐标系下存在耦合以及传统控制器设计依赖精确数学模型等问题,提出了一种基于两相静止坐标系下的线性自抗扰控制(LADRC)策略,以T型三电平LCL并网逆变器为被控对象,设计了三阶线性自抗扰控制器。通过系统的等效传递函数,详细分析了逆变系统的稳定性以及抗扰性,并通过仿真和实验验证了所提控制策略的有效性。结果表明,所设计的控制策略能够提高T型三电平LCL并网逆变器的稳定性和抗扰性,实现了对入网电流的良好控制,其总谐波失真控制在2.2%。同时采用的“带宽化”参数整定方法,物理意义明确,参数调节简便,具有较高的工程应用价值。 相似文献