基于九管存储单元的嵌入式SRAM设计

为了解决深亚微米及纳米尺寸下SRAM设计在可靠性及其他性能方面所面临的挑战,在分析不同存储单元的基础上,提出了一种优化的具有高稳定性的九管存储单元,并采用9管存储阵列,设计了一款高可靠性的512×32位SRAM.基于TSMC 0.18 μm CMOS工艺,对电路进行仿真.实验结果表明:该SRAM在250 MHz工作频率下,存储阵列中数据的读写稳定性高,阵列功耗为7.76 mW,数据读出时间为0.86 ns,电路面积仅比采用传统6管单元增加13.5%.     

百万门系统级芯片的时钟树设计

层次化设计是片上集成芯片开发采用的主流方法,它是一种自底向上的流程。但层次化设计也带来了时钟树设计难以掌握的问题。针对一款复杂So C系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键点,并提出有效的解决方案。实验表明该方案可以迅速实现时钟树收敛,提高设计效率。     

隧道湿喷钢纤维混凝土衬砌施工及体会

介绍湿喷钢纤维砼在椅子山隧道衬砌施工中的应用,以及该技术作用机理,施工体会。     

ADC中高精度转换序列发生器的设计

在信号处理过程中,自然界的模拟信号首先要经过A/D转换器(ADC)变换成数字信号,送到DSP中。文章设计了一种高精度的转换序列发生器,能分别单独处理8位数据,并行后能处理16位数据。这意味着ADC每收到一个启动转换请求,模块可以自动执行多次转换。对于每一次转换,可以通过模拟多路开关选择16个可用输入通道中的任何一个。转换结束后,所选通道的转换结果被保存在相应的结果寄存器中。也可以对同一个通道采样多次,允许用户使用"过采样",其较传统的单次采样转换结果提供了更高的精度。该设计为高精度DSP的设计提供了良好的技术基础。     

一种DSP用数模混合型锁相环设计

提出了一种用于DSP的高性能低噪声高速电荷泵锁相环电路。其鉴频鉴相器模块具有高速、无死区等特点;电荷泵模块在提高开关速度的基础上改进了拓扑结构,使充放电电流的路径深度相同,更好地实现了匹配。为了达到宽调谐范围的目的,电荷泵模块采用1.8V电源电压,而压控振荡器模块采用3.3V,这样可充分利用电荷泵的输出电压范围实现宽调谐。电路设计基于0.18μm1P6MCMOS工艺,结果表明,锁相环电路功耗为34mW,中心频率100MHz,频率输出范围50MHz～400MHz,各项性能满足设计指标要求,并使芯片噪声、速度和功耗最优。各模块电路可应用于其他相应的功能电路,对相关领域的设计具有一定的参考意义。     

基于AMBA总线的3DES算法IP核的设计与实现

基于AMBA2.0总线,设计并实现了一种使用3DES加密算法的IP核。该设计通过了行为级功能仿真和综合后的时序仿真,成功运用于一款32位浮点DSP芯片中,并且用TSMC 65 nm CMOS工艺实现。目前该IP核已经投入使用,在500 MHz的工作频率下,3DES加/解密速率达到615 Mbps,可以满足大部份系统数据处理的需求。     

一种数据Cache的设计和验证

Cache能够提高DSP处理器对外部存储器的存取速度,提高DSP的性能,设计高性能低功耗的Cache,对于提高DSP芯片的整体性能有着十分重大的意义。描述了DSP芯片中一种高性能低功耗的数据Cache。这种Cache可以通过增加具备重装功能的Line Buffer来减少处理器对Cache的访问频率,从而降低Cache功耗。通过FFT、AC3、FIR三种基准程序测试表明,Line Buffer可以降低35%的Cache访问频率,明显降低了数据Cache功耗。