一种Au-Si键合强度检测结构与试验

设计了一种Au-Si键合强度检测结构.通过对一组不同尺寸压臂式测试结构的检测,可以由结构尺寸半定量地折算出键合面的键合强度;采用同一结构尺寸,可以比较不同条件下键合强度的相对大小;此结构还可用于其它类型键合强度的比较和测试.通过压臂法检测了Au-Si键合强度,其数值高于硅片基体本身的强度.     

3.4nm超薄SiO2栅介质的特性

用LOCOS工艺制备出栅介质厚度为3.4nm的MOS电容样品,通过对样品进行I-V特性和恒流应力下V-t特性的测试,分析用氮气稀释氧化法制备的栅介质的性能,同时考察了硼扩散对栅介质性能的影响.实验结果表明,制备出的3.4nm SiO₂栅介质的平均击穿场强为16.7MV/cm,在恒流应力下发生软击穿,平均击穿电荷为2.7C/cm².栅介质厚度相同的情况下,P⁺栅样品的击穿场强和软击穿电荷都低于N⁺栅样品.     

PECVD SiC薄膜的应力控制及抗腐蚀特性研究

运用低温的PECVD方法进行了SiC薄膜的制备,通过改究工艺参数对SiC薄膜应力的影响,制备出低应力的SiC薄膜.研究了退火工艺、离子注入工艺对薄膜应力的影响,使得薄膜应力可控制,将无定形态的SiC变成微晶态SiC;解决了厚膜在高温退火下破裂的问题,将SiC薄膜的电阻率降低到10Ω·cm的量级.对SiC的抗腐蚀特性进行了研究,对比了多种湿法、干法对SiC的腐/刻蚀速率.成功地将制备的低应力SiC薄膜用于MEMS器件的抗腐蚀保护.     

多晶硅薄膜应力特性研究

本文报道了低压化学气相淀积（ＬＰＣＶＤ）制备的多晶硅薄膜内应力与制备条件、退火温度和时间及掺杂浓度关系的实验研究结果,用ＸＲＤ、ＲＥＤ等技术测量分析了多晶硅膜的微结构组成．结果表明,ＬＰＣＶＤ制备的多晶硅薄膜具有本征压应力,其内应力受淀积条件、微结构组成等因素的影响．采用快速退火（ＲＴＡ）可以使其压应力松弛,减小其内应力,并可使其转变成为本征张应力,以满足在微机电系统（ＭＥＭＳ）制备中的要求     

硅多条探测器的研制

描述了用微电子工艺技术成功研制硅多条探测器的制备工艺技术及测试结果。这种探测器的灵敏面积为50mm×20mm。P掺杂面被等分成相互平行的,长度为20mm,宽度为3mm的16硅条,相邻条之间的间距为140μm。当探测器工作在全耗尽偏压下,每一条的反向漏电流的典型值<2nA。对239Pu α粒子的能量分辨为0.5％~0.9％,相邻条之间的相互影响(crosstalk)为4％~8％。     

多层高深宽比Si深台阶刻蚀方法

通过干法刻蚀,在Si衬底上制备出高深宽比的台阶结构是MEMS加工的基础工艺之一。多层台阶的刻蚀,是一种重要的折线断面制备方法,使实现结构更加复杂的器件成为可能。利用LPCVD生长1μm厚SiO2作为钝化层,围绕多层台阶掩膜的制备方法和移除方法展开实验,以3层台阶为例,开发出一套使用一块光刻版制造任意宽度的台阶掩膜的方法。该方法节约成本、操作简便、重复性好,为加工复杂的三维结构提供了一种新的手段。另外,针对在深刻蚀过程中残留的掩膜会破坏Si台阶完整性的问题,研究了刻蚀过程中SiO2掩膜的去除方法对台阶的表面形貌造成的影响。通过实验发现,采用干湿腐蚀结合的方法可以有效地去除台阶掩膜,获得良好的Si深台阶结构。     

平面型硅光电二极管PIN的研制及其基本性能测试

为满足CERN/ALICE超高能重离子对撞实验光子谱仪的需要,首次采用高阻硅材料,并利用一些特殊工艺,研制了用于钨酸铅晶体探测器读出单元的硅光电二极管PIN。PIN的灵敏区面积为16mm×17mm,常温漏电流小于5nA,紫光区量子效率82%,全耗尽结电容为110—120pF。由PIN与电荷灵敏前置放大器组成的读出系统的噪声水平,在-25℃下小于600个等效噪声电荷,并经过了长期性能稳定性的考验。开发研制的大面积PIN硅光管全面达到ALICE/PHOS国际招标所规定PIN硅光管性能的指标。     

离子注入PIN辐射探测器的测试分析

利用先进的微电子、微机械加工技术,研制了从300～1000μm共5种厚度的离子注入型PIN辐射探测器,选择其中300、450和1000μm三种规格进行漏电流、噪声水平和能谱分辨率等指标的测试,并与ORTEC探测器相比较。结果表明：北京大学研制的PIN探测器具有当前国际先进水平。在平均25．7℃下,漏电流在14nA左右,噪声水平约为7．4keV,能谱分辨率约为16．9keV。由于噪声水平较ORTEC探测器低,说明还有提高能谱分辨率的余地。     

纳米尺度多晶硅微结构刻蚀研究

以HBr作为刻蚀气体,采用ICP金属刻蚀系统对气体流量、刻蚀压力、离子源功率、偏压功率等工艺参数与刻蚀速率、刻蚀选择比和侧壁垂直度的对应关系进行了大量工艺实验。借助理论分析和工艺条件的优化,开发出一套可满足制备侧壁垂直度的纳米尺度多晶硅密排线结构的优化刻蚀工艺技术。实验结果表明:当采用900 W的离子源功率、11 W的偏压功率、25 cm3/min流量的HBr气体和3 mTorr(1 mTorr=0.133 3 Pa)刻蚀压力的工艺条件时,多晶硅与二氧化硅的刻蚀选择比大于100∶1;在保持离子源功率、偏压功率、气体流量不变的条件下,单纯提高反应腔工艺压力则会大幅提高上述选择比值,同时损失多晶硅和二氧化硅的刻蚀均匀性;HBr气体流量的变化在上述功率及反应腔工艺压力的工艺范围内,对多晶硅与二氧化硅的刻蚀选择比和多晶硅刻蚀的形貌特征均无显著影响。采用上述优化的刻蚀工艺条件,配合纳米电子束光刻技术成功得到多晶硅纳米尺度微结构,其最小线宽为40 nm。     

3-6nm超薄SiO2栅介质的特性

采用栅氧化前硅表面在H2SO4/H2O2中形成化学氧化层方法和氮气稀释氧化制备出3.2、4和6nm的SiO2超薄栅介质,并研究了其特性.实验结果表明,恒流应力下3.2和4nm栅介质发生软击穿现象.随着栅介质减薄,永久击穿电场强度增加,但恒流应力下软击穿电荷下降.软击穿后栅介质低场漏电流无规则增大.研究还表明,用软击穿电荷分布计算超薄栅介质有效缺陷密度比用永久击穿场强分布计算的要大.在探讨软击穿和永久击穿机理的基础上解释了实验结果.