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为满足测试eMMC存储颗粒的长时间读写性能要求,研究了一种基于FPGA的eMMC寿命验证方法。结合eMMC工作原理和High Speed DDR(双倍率)总线模式,详细设计出验证系统的核心组成部分。硬件采用FPGA(xc7a50tfgg484-1)芯片作为主控器,4片eMMC(FEMDRW064G-88A19)芯片作为验证对象。解析eMMC初始化配置方法,设计开放式读写模块,配合eMMC监控软件控制指令,完成4片180 000次块区域的循环读写,测试结果全部通过,读写均速达到31 MB/s。 相似文献
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针对通信系统中传统维特比(Viterbi)译码器结构复杂、译码延时大、资源消耗大的问题,提出了一种新的基于FPGA的Viterbi译码器设计。结合(2,1,7)卷积编码器和Viterbi译码器的工作原理,设计出译码器的核心组成模块,具体采用3比特软判决译码,用曼哈顿距离计算分支度量,32个碟型加比选子单元并行运算,完成幸存路径和幸存信息的计算。幸存路径管理模块采用Viterbi截短译码算法,回溯操作分成写数据、回溯读和译码读,以改进的流水线进行并行译码操作,译码延时和储存空间分别降低至和。 相似文献
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为了满足FPGA在每次上电后可以实现自动加载的要求,采用由PowerPC、Xilinx A7系列FPGA芯片、Xilinx K7系列FPGA芯片和Flash芯片组成的系统,上位机通过串口给PowerPC发送指令,PowerPC解析指令后读取上位机中的配置加载文件,文件数据通过Local bus总线传给A7系列FPGA芯片,把数据写入Flash中存储。上电后,在A7的控制下把存储在Flash中的配置文件自动加载到K7中。此系统在处理大数据量、运行高速数据接口和协议等复杂应用的同时,通过上位机方便快捷地更新配置加载文件,实现对Xilinx K7系列FPGA芯片的上电自动加载功能。在满足设计要求的基础上不需要增加专门的硬件电路实现加载功能,节约了成本,减少了电路板面积和器件的使用。 相似文献
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为满足电子测量数据采集系统的高速化和通用化要求,提出了一种基于PCI9054的PCI接口通用收发模块设计.结合PCI9054的物理架构和DMA突发模式工作原理,详细设计出该通用收发模块的核心组成部分,硬件采用PCI9054作为PCI桥接芯片,以Zynq系列FPGA(xc7z100ffg900-2)作为本地总线控制器.解析PCI9054上电配置方法,用FPGA搭建本地总线控制逻辑,对DMA突发读进行时序分析,突发速度可达100 MB/s. 相似文献
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