用于射频系统的10 MS/s 10位SAR A/D转换器

设计了一种用于射频系统的低功耗、中速中精度差分输入逐次逼近型(SAR)A/D转换器。采样完成后采用下极板对接的逻辑算法,10位SAR A/D转换器只需9位DAC即可满足其精度要求。DAC阵列采用分段电容结构,节省了芯片面积。比较器采用前置运算放大器加锁存器的结构,达到了同时兼顾速度和精度的要求。该A/D转换器芯片采用GSMC 0.13 μm 1P7M CMOS工艺制造,其核心电路尺寸为500 μm×360 μm,采用1.2 V的单电源供电。测试结果表明,当采样频率为10 MS/s,输入信号频率为2 MHz时,该SAR A/D转换器达到8.45位的有效精度,总功耗为2.17 mW;当采样频率为5 MS/s,输入信号频率为1 MHz时,该SAR A/D转换器达到8.75位的有效精度,总功耗为2.07 mW。     

基于CHRT 0.18 μm CMOS工艺的5 GHz低噪声放大器

针对5 GHz频段无线局域网通信标准的市场需求,提出了一种基于源端电感退化的低噪声放大器(LNA)。设计采用了新加坡特许半导体(CHRT)提供的0.18μm互补型金属氧化物半导体(CMOS)工艺库,并对设计结果进行了流片测试验证。重点分析了基于源端电感退化的低噪声放大器的关键参数与性能折中,包括输入噪声匹配、密勒效应(miller effect)对噪声性能造成的影响,以及解决方案等在射频低噪声放大器设计中至关重要的因素。研究结果表明,噪声系数(NF)、线性度以及增益等关键指标皆可满足5GHz无线通信的需求;其中噪声系数(NF)在超低功耗条件下(Pcom<4 mW),可以达到3 dB以下。     

集成电路先进制造技术进展与趋势

[目的]近年来随着摩尔定律逼近物理极限,传统的器件尺寸微缩变得越来越困难.尽管近年来人们开始尝试探索以碳基材料为代表的新材料、以量子计算为代表的新原理集成电路技术,但以传统硅基场效应晶体管为基础的CMOS电路仍将是集成电路发展的优选方案和主流趋势.为了持续提升集成电路性能和集成度,场效应晶体管器件技术出现了重大变革,并...     

基于TSMC0.25μm工艺的5GHz31/32双模预分频器的设计

双模预分频器是锁相环系统中的核心模块,一个基于TSMC 0.25μm CMOS工艺的5GHz 31/32双模预分频器被设计。该设计采用全差分注入锁定式除8分频器产生8相位输出,利用增强型移相技术实现31/32双模预分频。仿真测试结果显示频率锁定范围为4.5 GHz~5.8 GHz,消耗电流为10 mA。     

一种低相位噪声的UHF频段小数分频频率综合器

提出并实现了一款采用相位噪声优化技术的特高频(UHF)频段小数分频频率综合器,其工作频率为0.8～1.6 GHz.采用死区消除技术减少了鉴频鉴相器和电荷泵的噪声对系统的影响.采用分布式变容管结构和二阶谐波滤除技术设计压控振荡器,使压控振荡器获得了更低的相位噪声.采用新型的陷波滤波技术设计△-∑调制器,进一步降低带内相位噪声和系统的杂散.采用TSMC 180 nm CMOS工艺进行了流片验证.测试结果表明该频率综合器在0.01,1和10 MHz频偏处的最大相位噪声分别为-95,-127和-146 dBc/Hz,杂散抑制低于-81 dBc,而频率综合器芯片的功耗仅为20 mW,芯片面积为2.5 mm×1.1 mm.     

基于CMOS TSMC0．25μm工艺的2．4GHz频率合成器

为了能满足2.4 GHz频段蓝牙无线通信标准,采用互补型金属氧化物半导体(CMOS)TSMC0.25μm工艺,设计了一个全集成的2.4 GHz工作频率的频率合成器.重点分析和设计了锁相环(PPL)中核心器件压控振荡器(VCO)和频率分频器两个高频电路,其中,压控振荡器采用交叉耦合的LC振荡器结构以减少相位噪声和面积,频率分频器采用增强型的移相技术,以提高工作频率和稳定性.实验数据表明,压控振荡器的相位噪声以及系统的锁定时间皆可满足2.4 G频段的无线通信需求.     

一种面向SoC的全方位系统监测验证方案

伴随着目前SoC尺寸和复杂度的迅速增加，如何在系统层面实施充分完善的验证成为了一项重要挑战。棘手的工作不但来自于对系统层面各项硬件资源的调度和测试场景实现，也来自于如何从复杂的系统运行中获得有用的信息。为了让验证人员在仿真过程中及时掌握系统信息，提出一种面向SoC的全方位系统监测验证方案，基于UVM框架可以实时获得多种系统状态信息。该方案也是基于一种自动化的验证平台并在此之上将监测到的信息做了处理，以用来辅助验证人员更好地分析系统和定位问题。