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1.
数字集成电路时序优化策略
陈献锋
白雪飞
方毅
《通信技术》
2014,(5):580-583
时序是数字时序电路的核心,时序得不到满足将直接导致电路不能正常、稳定地工作。随着人们对系统数据吞吐量要求的成倍增加,芯片的规模和复杂度也在不断上升,此时,时序成为数字电路频率上升的瓶颈。时序违例往往导致芯片开发不能顺利进行甚至流片失败,这是不能接受的。从前端RTL代码到逻辑综合过程,研究了数字芯片设计中的时序优化方法,为数字电路工程师和研究人员提供有益的参考。
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