12-bit 200MSPS自校准ADC高速高线性度运放设计

本文设计了适用于12-bit 200MSPS自校准流水线ADC的低增益高速高线性度运放,增益为41dB,带宽6G,建立时间在1.5ns以内,开环非线性约为120LSB,闭环非线性约为1LSB,所有流水线级的运放功耗总和约为366mW。     

采用LMS数字校准的13位200MSPS ADC设计

本文设计了无采保电路流水线ADC,并且采用LMS校准技术对ADC前三级3阶和5阶非线性误差进行数字校准。精心设计的运放和开关使MDAC的闭环非线性仅为7LSB左右。仿真结果表示200MSPS采样率的流水线ADC在输入达到83.13M时可以达到77dB的SNDR。     

SAR ADC中一种比较器失调和噪声容忍的模型

提出了一种针对逐次逼近型(SAR)模数转换器(ADC)中比较器失调和噪声容忍的低功耗模型. 该模型在前n-m-1个比较周期引入一个快速低功耗的"差"比较器, 从而减少高性能大功耗的"好"比较器的工作周期, 并且通过第m+2周期的冗余电容和正常比较器的输出修正低功耗比较器的误差, 从而实现单个"好"比较器工作时的性能. 模型的容忍能力达到±2mLSB(最小权重位). 基于该模型, 在0.13μm CMOS(互补金属氧化物半导体)工艺下设计并仿真了一个10位100MS/s SAR ADC. 版图提取参数后仿真得到SAR ADC在1.2V电源下能够达到9.27位有效位数(ENOB), 以及2.01mW的功耗和33fJ/conv的品质因数(FoM).