基于HDL任务的SWD协议实现与仿真

MCU芯片一般都使用JTAG作为调试接口,但JTAG至少要占用4个引脚,而SWD(Serial wire debugger)只占用2个引脚,适合封装引脚数较少的芯片。由于SWD是串行的,数据按时钟边沿一位一位传输。按照传统的编程方法,在大量编程时会导致冗余与复杂,难以理解与应用。通过对SWD协议的深入研究,首先将协议中复位、密钥、空闲、写指令等基本操作编写为基本任务,然后通过调用一些基本任务来编写中型任务,最后通过调用中型任务以实现大型任务的编写。在CDS/incisiv142仿真环境下,使用大型任务进行编程,实现了通过SWD调试接口访问的MCU芯片内核寄存器及外设。     

基于MCU的可测性设计与实现

随着客户需求的复杂化及先进EDA工具的使用,MCU芯片向高复杂性、高集成度、高性能发展,电路规模越来越大,这使得MCU的可测性设计变得越来越困难。介绍了传统测试结构及其局限性,以及优化后的测试结构及其测试策略,实现了CKS32F0XX芯片的测试向量产生及整体测试。     

一种HDMI-CEC控制器的设计与实现

在充分理解HDMI-CEC协议1.4版本的基础上,提出一种消费电子控制器的ASIC电路设计方案。通过对串行接口上波形进行分析,设计了两个分工不同的有限状态机来处理协议的两个重要部分:比特位时序和信息构成。利用可综合Verilog语言完成了消费电子控制器IP核的设计,并且通过NC-Verilog的仿真工具和FPGA开发板验证其功能。仿真结果表明,该设计完全符合HDMICEC通讯接口模块的要求,并且可以作为IP广泛应用于支持HDMI接口的SoC开发中去。     

一种CORDIC算法优化及32位浮点反正切函数FPGA实现

通过对反正切函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种以超前进位加法器为基本单元的迭代结构,双时钟输入,完成了反正切函数的ASIC电路设计。该算法采用TSMC55 nm工艺,在Synopsys/syn10.12环境中综合实现。该算法的关键路径由原来的2.9 ns提升至1.3 ns,最高运算频率可以达到769 MHz,即优化后的CORDIC算法比优化前速率提高了2倍多。     

基于32位浮点正余弦函数的CORDIC算法的优化

通过对正余弦函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种分层次超前进位加法器,并以此为基本单元迭代完成了正余弦函数计算算法的设计。该算法采用TSMC 65 nm gpg工艺,在Synopsys/syn10.03环境中综合实现,通过NC-SIM仿真和流片验证,加法器运算时间由1.8 ns减少到0.42 ns,整个系统运算吞吐量也相应提高了3倍。