一种60 GHz CMOS高效率功率放大器

为了满足短距离无线高速传输的应用需求,基于SMIC 90 nm 1P9M CMOS工艺,设计了一种可工作在60 GHz的功率放大器(PA)。该PA为单端三级级联结构。采用顶层金属方法,设计具有高品质因子的小感值螺旋电感,用于输入、输出和级间匹配电路,以提高电路的整体性能。通过减少传输损耗和输出匹配损耗,提高了附加功率效率。仿真结果表明,在1.2 V电源电压下,该PA的功率增益为17.2 dB,1 dB压缩点的输出功率为8.1 dBm,饱和输出功率为12.1 dBm,峰值功率附加效率为15.7%,直流功耗为70 mW。各性能指标均满足60 GHz通信系统的要求。     

基于类线性插值算法的DDFS设计与实现

提出一种可用于DDFS的类线性插值算法,并在FPGA上进行了硬件实现。分析了DDFS核心模块(相位-幅度转换模块)中各种算法的优缺点,提出了一种采用线性函数和抛物线函数对正弦波曲线进行分段拟合的算法。该算法提高了算法精度,有效降低了算法复杂度,有利于加快硬件的运行速度。通过Matlab对拟合结果进行分析,得到符合电路性能要求的多项式系数。对基于类线性插值算法的DDFS进行硬件设计。采用Altera 公司Cyclone II器件进行FPGA实现。实验结果表明,该DDFS的频谱纯度高,SFDR达－94 dBc。电路结构简单,易于实现。     

一种SiGe BiCMOS 3级级联60 GHz LNA

基于0.18 μm SiGe BiCMOS工艺,设计了一种高增益单端3级级联60 GHz低噪声放大器。级间匹配采用LC谐振,以减小传输损耗,引入的级间电感L与上级输出寄生电容、下级输入寄生电容谐振,以减小寄生效应的影响。在3.3 V供电电压下,60 GHz频率处的功率增益S21达到21.8 dB,噪声系数NF为6.1 dB;在58~65 GHz频段内,输入和输出反射系数S11和S22均小于－10 dB。     

应用于流水线ADC的LMS自适应校准算法与FPGA实现

研究了应用于流水线模数转换器(ADC)的LMS自适应数字校准算法及其FPGA实现。该校准算法可用于校准大多数已知的误差,包括非线性运算放大器的有限增益、电容失配,以及比较器的失调等。通过Simulink软件,对一个12位160 MS/s的流水线ADC进行建模。采用LMS自适应校准算法对该流水线ADC进行校准,并将算法在Virtex-5上实现了硬件设计。实验结果表明, 输入信号频率为58.63 MHz时,流水线ADC的无杂散动态范围(SFDR)和有效位(ENOB)分别由校准前的46.31 dB和7.32位提高到校准后的82.03 dB和11.12位。