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可编程逻辑块是现场可编程门阵列(FPGA)的核心组成部分(主要由查找表(LUT)和寄存器构成),它的内部结构设计一直是研究的重要方向。可拆分逻辑结构给电路实现带来了灵活性。本文以6-LUT作为研究对象,从拆分粒度的角度出发,研究不同的可拆分因子(N=1,2,3,4)对电路性能带来的影响。仿真实验基于开源的FPGA CAD工具(ABC和VPR)和VPR测试电路集,实验结果表明:a) 不同可拆分因子对电路关键路径延时影响不大;b) 可拆分因子为2时,电路使用资源的面积和面积-延时积均最小,呈现更好的性能。 相似文献
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有限长单位冲击响应滤波器(FIR)是合成孔径雷达(SAR)系统的重要组成部分。为综合考虑资源与性能对系统的影响,基于现场可编程门阵列(FPGA)设计实现了位宽、阶数可配置的SAR雷达信号处理FIR系统,首次完成了合理范围内的只读存储器(ROM)地址位宽和所有输入并行度设置下的分布式算法(DA)结构对比实验,并对不同结构实现下的系统性能资源比进行了全面分析和比较,得到了最优化高并行度DA结构。实验结果表明在ROM地址位宽为4或5时性能资源比最好;性能资源比随输入并行度的提高而提高,当输入并行度为输入数据位宽时,性能资源比提高24%至117%。对比传统的全串行结构、全并行结构和DA结构,经ROM地址位宽和输入并行度优化后的DA结构的性能资源比分别提高了3 110%,76%和86%。 相似文献
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提出了一种基于半监督自适应增强(Ada Boost)模型树的建模方法,用于现场可编程门阵列(FPGA)的性能表征。该方法以半监督学习方式,构建了FPGA性能关于FPGA架构参数的解析模型,同时采用Ada Boost算法提高FPGA性能模型的预测精确度。使用VTR(Verilog To Routing)电路集,基于该方法构建的性能模型在预测FPGA上实现的应用电路面积时,平均相对误差(MRE)为4.42%;预测延时的MRE为1.63%;预测面积延时积时,MRE为5.06%。与全监督模型树算法以及现有的半监督模型树算法相比较,该方法构建的FPGA实现面积模型的预测精确度分别提高了39%,26%。实验结果显示,该方法在确保较少的时间开销前提下,构建了具有高预测精确度的FPGA性能模型,提供了一种高效的FPGA性能表征方法。 相似文献
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针对传统时间数字转换器(TDC)中普遍存在的转换速度与转换精确度相互制约问题,提出一种适用于流水线型TDC结构的新型边沿对准时间放大器。这种时间放大器采用三级门控延时链与边沿合成器的级联结构,可实现增益为4的整数倍时间放大。在0.35 μm标准CMOS工艺下完成整体流水线型TDC的设计,仿真结果显示,输入动态范围为6.11 ns,时间分辨力为13.1 ps,转换速率为50 MSamples/s。相比于传统基于脉冲序列时间放大器的TDC,转换速率提高19.5%,精确度提高33.7%。 相似文献
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从土粒作用的角度形象地对软土处理的常用方法原理进行了分析,并按照原理的不同相应将处理方法分为4类:固结处理、固化处理、局部强化和水平连接,并详细介绍了近期开发的轻质土处理方法;为各处理方法提供了一个近期工程实例。 相似文献
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分析了三模冗余(TMR)型D触发器和双互锁存储单元(DICE)型D触发器各自的优点和缺点,基于三模冗余和双互锁存储单元技术的(TMRDICE)相融合方法,设计实现了基于双互锁存储单元技术的三模冗余D触发器。从电路级研究了TMRDICE型D触发器抗单粒子翻转的性能,与其他传统类型电路结构的D触发器进行了抗单粒子翻转性能比较,并通过电路仿真和辐照实验进行了验证。仿真结果表明,TMRDICE型D触发器的抗单粒子翻转性能明显优于传统的普通D触发器、TMR型D触发器和DICE型D触发器。辐照实验结果表明,TMRDICE型D触发器具有最小的翻转截面。 相似文献
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三七球磨法超微粉碎运动仿真研究 总被引:1,自引:0,他引:1
采用PFC3D软件建立球磨介质运动的三维离散元数值模型,赋予不同的边界条件,对三七球磨的运动过程进行仿真,分析磨球的运动情况和球体之间的平均接触力,研究不同的球磨因素对三七球磨法超微粉碎效果的影响,并通过单因素试验研究验证仿真结果。结果表明,影响三七球磨粉碎的关键因素依次为转速球料比中小球比,对应的最佳水平为:转速500r/min,球料比81,中小球比14,为三七球磨法超微粉碎回归正交试验设计给出了因素水平参考范围,提供了一种新思路。 相似文献
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