Einsatz der BiCMOS-Technik bei Operationsverstärkern mit extrem neidriger Versorgungsspannung

Übersicht Der Einsatz der BiCMOS-Technik bei Niederspannungs-Operationsverstärkern wird im Überblick betrachtet, wobei Eingangsstufe, die zweite Verstärkerstufe, Ausgangsstufen sowie ein Spannungsgenerator angesprochen werden. Die Nachteile von Rail-to-rail Eingangsstufen aus komplementären Differenzverstärkern werden diskutiert. Eine mit Hilfe von einer chipintern erzeugten Hilfsspannung aufgebaute Eingangsstufe mit verbesserter Performance wird vorgestellt. Problempunkte von Rail-to-rail Ausgangsstufen in Class-AB Technik sowie der Verfahren zur Regelung des Querstromes werden erläutert. Eine Rail-to-rail Spannungsfolger-Ausgangsstufe mit Hilfsspannungsversorgung des Bias-Zweiges wird vorgestellt. Nachdem der Aufbau des Spannungsvervielfachers betrachtet wurde, wird eine Operationsverstärkerschaltung vorgestellt, in der die diskutierten Teilschaltungen zum Einsatz kommen.

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Use of BiCMOS-techniques in low-voltage operational amplifiers

Contents We will present an overview of the use of BiCMOS-Techniques in low-voltage operational amplifiers. Focus will be on input-, intermediate-and output-stages as well as on a voltage generator circuit. The disadvantages of rail-to-rail input-stages built of complementary differential amplifiers will be discussed. An input-stage with improved performance, that uses an on-chip generated additional voltage, will be shown. The drawbacks of rail-to-rail class-AB output-stages and methods to control the quiescent current will be considered. A rail-to-rail voltage-follower output-stage using the generated additional voltages for biasing will be proposed. The on-chip voltage generator will be presented. Finally, we will direct toward to total circuit of the proposed low-voltage operational amplifier.

     

Subnanosecond-pulse generator employing 2-stage pulse step sharpener

A 24 V pulse step of less than 70 ps risetime is obtained from a pulse-sharpening circuit using step-recovery diodes. The initial pulse is generated by an avalanche transistor. Super-position of two opposite steps, appropriately delayed, yields a pulse of variable duration between 150 ps and 20 ns at constant amplitude.     

A memory-based high-speed digital delay line with a largeadjustable length

The digital delay line concept is based on a dynamic three-transistor cell memory, with pointer access and offers high operating frequency, large maximum length, and low power dissipation. The adjustable delay requires only a small overhead for control logic. An experimental chip with 60 K transistors, which utilizes this concept, has been built in a 1.5-μm CMOS technology. The adjustable delay ranges from 1 to 4096 clock cycles for a 4-bit-wide data word. Correct operation of the chip has been verified for clock frequencies in the range of 3 kHz to 30 MHz. Therefore the circuit is suitable for audio as well as video applications