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为了在芯片设计中优化模块的接口时序约束,提高顶层和模块时序收敛的一致性,缩短设计周期、减少工具的计算量,提出将做完布线优化后模块的抽象视图合并到顶层做时序预算,根据预算结果为模块提供更加精确的接口时序约束.在做完时序预算后,将模块的接口时序约束应用到模块设计中做进一步优化,模块的时序收敛后将模块拼装到顶层做时序分析,发现顶层和模块之间的时序是收敛的.结果表明使用模块的抽象视图在顶层做完时序预算后优化模块,可以使顶层和模块之间的时序更容易达到收敛,提高顶层和模块时序收敛的一致性. 相似文献
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为提高译码性能,本文基于CCSDS标准中应用于近地空间的(8176,7154)LDPC码,根据归一化最小和译码算法理论,设计实现了尺度因子可变的LDPC译码器。本次译码器的设计主要对校验结点量化数据进行优化处理,设计实现了尺度因子随迭代次数变化而变化,且尺度因子值以2的倍数为基数,采用右移相加代替校验结点数据与尺度因子的乘法运算,简化硬件实现。此外,增加了译码校验模块来检验经校验结点与变量结点迭代计算后的码字是否译码成功,译码成功或到达设定的最大迭代次数后将数据发出。基于FPGA设计实现了LDPC译码器,其中硬件设计中采用部分并行的译码电路,合理利用硬件资源。在信噪比为1.8、最大迭代次数为15时,通过仿真及板级验证,并对比尺度因子值为0.5、0.75及尺度因子可变时的译码结果,证明了可变尺度因子NMS译码算法可以实现译码功能且具有较好的译码性能。 相似文献
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针对多路高速数据采集单元硬件部分,设计了基于反熔丝FPGA的多路数据采集方案.分析了浪涌电流的危害以及抑制浪涌电流的方法,阐述了反熔丝FPGA的优越特点,并对系统的各组成模块进行了详细的说明.设计采用反熔丝FPGA器件A32100DX作为系统的主控器件,实现了A/D转换、模拟开关选通控制以及数字信号的并串转换等功能. 相似文献
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基于FPGA的多路数据采集模块硬件设计 总被引:1,自引:1,他引:1
为了实现对58路模拟信号进行不同频率的采集,设计了一种以现场可编程门阵列(FPGA)为核心的多路模拟信号采集模块.该模块采用FPGA芯片XC2S30作为系统的核心控制器件来实现对A/D转换器的控制、多路模拟开关的选通控制以及数据的编帧和并串转换等功能.该设计方案结构灵活、控制简单、可靠性高,并且通过试验已验证了其功能的正确性. 相似文献
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